【正文】 endEDA中國門戶網(wǎng)站9K ? k1z Q h G b2K二、各自的優(yōu)缺點：%v _ ] K1DW。 他的缺點也有不少，主要有以下幾條：(M B2q39。 b、由于大多數(shù)的邏輯器件的目標(biāo)庫內(nèi)的DFF都只有異步復(fù)位端口，所以，倘若采用同步復(fù)位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。EDA中國門戶網(wǎng)站 s,sG U Q(a[:C mA a e三、總結(jié)：EDA中國門戶網(wǎng)站e [ M39。（南山之橋） 不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。組合邏輯電路最大延遲為T2max,最小為T2min。 out_temp=0。2用mos管搭出一個二輸入與非門。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。 reg [7:0] q。（未知） 6用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（仕蘭微 電子） 7sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9 －14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。 b) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？ c) 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？ d) 什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接 口、所存器/緩沖器）。電源電壓為3~5v假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。1同步電路和異步電路的區(qū)別是什么？1電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述其優(yōu)缺點。n)。 請用C或者51匯編語言編寫使用冒泡算法對16進(jìn)制字串str[]從小到大排列。（未知） 解釋setup和hold time violation，畫圖說明，并說明解決辦法。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連， 間，而CMOS則是有在12V的有在5V的。（南山之橋） Moore 狀態(tài)機的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這 1多時域設(shè)計中,如何處理信號跨時域。（威盛VIA 上海筆試試題） T+TclkdealyTsetup+Tco+Tdelay。（威盛VIA 上海筆試試題） 3用一個二選一mux和一個inv實現(xiàn)異或。增加冗余項的可以消除電路的冒險c)Q在各環(huán)節(jié)應(yīng)注意哪些問題？框圖SCH網(wǎng)絡(luò)表元件庫PCB線路板加工組裝調(diào)試評價改進(jìn)OK,口、所存器/緩沖器）。2.PC第六題：寫異步D觸發(fā)器的verilog的一種DSP結(jié)構(gòu)圖設(shè)想你將設(shè)計完成一個電子電路方案。e)rising_edge(CLK))HCT273***.all。不用畫圖了g)（華為）a)（威盛） 卡諾圖化簡：一般是四輸入，記住00 01 11 10順序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 2please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等 2用mos管搭出一個二輸入與非門。（飛利浦－大唐筆試） Delay period setup – hold 1時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max，最小為T1min。（南山之橋） 同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。（仕蘭微 電子） 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。這些時序電路共享同一個時鐘ＣＬＫ，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。 請你畫出由普通運算放大器組成、放大10倍的低頻信號放大電路圖。　　 n=m。簡單原理如下：，占空比越大，轉(zhuǎn)速越快；而占空比由K7K0八個開關(guān)來設(shè)置，直接與P1口相連（開關(guān)撥到下方時為0，撥到上方時為1，組成一個八位二進(jìn)制數(shù)N），要求占空比為 N/256。一般情況下你只需要回答五道題以上，但請盡可能多回答你所知道的，以便我們了解你的知識結(jié)構(gòu)及技術(shù)特點。建立時間是指觸 發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。（飛利浦－大唐 筆試） 7用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 input clk。（未知） 4用波形表示D觸發(fā)器的功能。(sl[3]==1’b0)) out=late_data。因此，靜態(tài)時序分析器在功能和性能上滿足了全片分析的目的。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。Moore有限狀態(tài)機最重要的特點就是將輸入與輸出信號隔離開來。u K Q%o1M A5s6[ H }GuestM M$oGuest always (posedge clk,negedge Rst_n) beginEDA中國門戶網(wǎng)站 ? u P r [ z if (!Rst_n)F G,i zamp。另外還要注意的地方是，如果使用片內(nèi)ROM的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴(kuò)ROM的了），一定要將EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。而且，如果產(chǎn)品需要升級或做一些比較小的調(diào)整，用FPGA實現(xiàn)是很方便的，只要將改動后的代碼重新燒錄進(jìn)FPGA即可（一般設(shè)備可以保留下載口，這樣甚至可以作到設(shè)備在現(xiàn)場的遠(yuǎn)程在線下載），但如果是ASIC產(chǎn)品則需要重新進(jìn)行綜合、前后仿真、樣片生產(chǎn)測試和量產(chǎn)，這樣的時間成本遠(yuǎn)大于FPGA產(chǎn)品，對于產(chǎn)品上未成熟時期或市場急需的產(chǎn)品這樣的時間成本，和相應(yīng)造成的人員成本和經(jīng)濟(jì)成本往往是不能接受的，而且產(chǎn)品在未大量現(xiàn)場應(yīng)用時一般都會存在缺陷，如果采用ASIC設(shè)計的設(shè)備一旦出現(xiàn)由于ASIC的問題引發(fā)的故障則“用戶很生氣、后果很嚴(yán)重”，因為此時設(shè)備修改起來相當(dāng)麻煩，您需要從新布板、從新設(shè)計、從新驗證、甚至要從新化幾個月的時間等待芯片廠家為您提供與現(xiàn)有ASIC管腳和功能以至協(xié)議完全不一樣的芯片！這還不是最嚴(yán)重的，更要命的是可能您將好不容易攻下的市場永遠(yuǎn)的失去了他還向您索賠！嗚呼哀哉！而且因為ASIC的樣片制造有一次性不返還的NRE費用，根據(jù)使用的不同工藝和設(shè)計規(guī)模大小，從幾萬到數(shù)十萬甚至上百萬美金不等，造成ASIC前期價格非常高，而一旦此顆芯片從技術(shù)到市場任何一個環(huán)節(jié)出現(xiàn)問題，那么我們不僅不能享受到SAIC價格優(yōu)勢帶來的好處，我們還可能為其NRE費用買單，造成使用ASIC實現(xiàn)的成本遠(yuǎn)高于使用FPGA實現(xiàn)的經(jīng)濟(jì)成本。然后進(jìn)行進(jìn)一步的詳細(xì)設(shè)計，這一步包括各個大模塊內(nèi)部的再次模塊劃分，內(nèi)部小模塊之間的接口確定等。下面我們分別從這2類集成電路的特點和如何使用這2類集成電路來實現(xiàn)我們的設(shè)計需求來進(jìn)行比較，以為我們以后的系統(tǒng)設(shè)計提供借鑒。建立時間(Setup Time)和保持時間（Hold time）。負(fù)反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。產(chǎn)生毛刺叫冒險。首先我們以FPGA為代表比較可編程邏輯器件和ASIC，它們最大的區(qū)別就是FPGA在不知道使用者的具體需求之前就已經(jīng)按一定的配置制造好了所有的電路，使用者再根據(jù)自己的設(shè)計需要選用其中的電路來使用，而ASIC是根據(jù)使用者的設(shè)計需求來制造其中的電路。其次認(rèn)為ASIC運行的速度要不FPGA更高，其實這個概念沒錯，但這只對頻率非常高的設(shè)計而言，如CPU，在通常應(yīng)用情況下而者沒有區(qū)別，筆者就親眼見過原來上海滬科公司的單板式底成本2。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。l9e M r39。用Verilog描述如下： Y/j LJ7i8Guest{ c i Xamp。EDA中國門戶網(wǎng)站 d5g$ { U4Q R 缺點：EDA中國門戶網(wǎng)站 _ VX V O W Ors*z s問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。 if(sl[0]) out=a。（揚智電子筆試） 數(shù)字電子技術(shù)基礎(chǔ)49頁2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（未知） 4D觸發(fā)器和D鎖存器的區(qū)別。 always (posedge clk or posedge reset) if(reset) q = 0。（未知） 6一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解 的）。（降低溫 度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit ） 8名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Languag