數(shù)字ic設(shè)計經(jīng)典筆試題-資料下載頁
2025-03-25 02:53本頁面
【正文】 le2：用D觸發(fā)器做個二分頻的電路？畫出邏輯電路？module div2(clk,rst,clk_out)。input clk,rst。output reg clk_out。always@(posedge clk)begin if(!rst) clk_out =0。 else clk_out =~ clk_out。endendmodule現(xiàn)實工程設(shè)計中一般不采用這樣的方式來設(shè)計，二分頻一般通過DCM來實現(xiàn)。通過DCM得到的分頻信號沒有相位差。 或者是從Q端引出加一個反相器。3：用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器,15進(jìn)制的呢？module counter7(clk,rst,load,data,cout)。input clk,rst,load。input [2:0] data。output reg [2:0] cout。always@(posedge clk)begin if(!rst) cout=3’d0。 else if(load) cout=data。 else if(cout=3’d6) cout=3’d0。else cout=cout+3’d1。endendmodule4：用Verilog或VHDL寫一段代碼,實現(xiàn)消除一個glitch（毛刺）？將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺。（這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除）module(clk,data,q_out)input clk,data。output reg q_out。reg q1。always@(posedge clk)begin q1=data。 q_out=q1。endendmodule畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。module dff(clk,d,qout)。input clk,d。output qout。reg qout。always@(posedge clk)beginif(!reset)qout=0。elseqout=d。endendmodule請用HDL描述四位的全加法器、5分頻電路。module adder4(a,b,ci,s,co)。input ci。input [3:0] a,b。output co。output [3:0] s。assign {co,s}=a+b+ci。endmodulemodule div5(clk,rst,clk_out)。input clk,rst。output clk_out。reg [3:0] count。always@(posedge clk)begin if(!rst) begin count=0。 clk_out=0。 end else if(count==3’d5) begin count=0。 clk_out=~clk_out。 end else count=count+1。endendmodule實現(xiàn)奇數(shù)倍分頻且占空比為50%的情況：module div7 ( clk, reset_n, clkout )。input clk,reset_n。output clkout。reg [3:0] count。reg div1。reg div2。always @( posedge clk )begin if ( ! reset_n ) count = 339。b000。 else case ( count ) 339。b000 : count = 339。b001。 339。b001 : count = 339。b010。 339。b010 : count = 339。b011。 339。b011 : count = 339。b100。 339。b100 : count = 339。b101。 339。b101 : count = 339。b110。 339。b110 : count = 339。b000。 default : count = 339。b000。 endcaseendalways @( posedge clk )begin if ( ! reset_n ) div1 = 139。b0。 else if ( count == 339。b000 ) div1 = ~ div1。endalways @( negedge clk )begin if ( ! reset_n ) div2 = 139。b0。 else if ( count == 339。b100 ) div2 = ~ div2。endassign clkout = div1 ^ div2。endmodule用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。module counter10(clk,rst,count)。input clk,rst。output [3:0] count。reg [3:0] count。always@(posedge clk)begin if(!rst) count=0。 else if(count=4’d9) count=0。 else count=count+1。endendmodule結(jié)束語 對以上問題反復(fù)演練必將在今后的數(shù)字IC設(shè)計公司的筆試中獲得好成績。參考文獻(xiàn)百度百科
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