【正文】 現(xiàn)求補碼的程序，輸入是帶符號的8位二進制數(shù)。module test12 (clk, din,dout)。input clk。 input[7:0] din。output [7:0]dout。reg [7:0]dout。reg x。reg [6:0]y。always@( clk or din)begin x=din[7]。 //符號位賦給xif(x==1) //當(dāng)符號位為1，即負數(shù)begin y=din[6:0]。 //除符號位之外的7位賦值給y dout[6:0]=~y。 //對其取反 dout[7]=x。 //符號位不變 end else dout=din。 //若符號位不為1，即為0，正數(shù)，補碼為其本身endendmodule六、編程 （14分）編程實現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進制數(shù)。module test12 (clk, en, d_in, s_out)。input clk。input en。input[9:0] d_in。output s_out。reg s_out。reg[3:0] I。always@(posedge clk)begin if(en == 139。b1) begin if(I == 439。b0000) begin s_out = d_in[9]。 end if(I == 439。b0001) begin s_out = d_in[8]。 end if(I == 439。b0010) begin s_out = d_in[7]。 end if(I == 439。b0011) begin s_out = d_in[6]。 end if(I == 439。b0100) begin s_out = d_in[5]。 end if(I == 439。b0101) begin s_out = d_in[4]。 end if(I == 439。b0110) begin s_out = d_in[3]。 end if(I == 439。b0111) begin s_out = d_in[2]。 end if(I == 439。b1000) begin s_out = d_in[1]。 end if(I == 439。b1001) begin s_out = d_in[0]。 end I = I+1。 if (I439。b1001) begin I = 439。b0000。 end endendendmodule 二○一○～二○一一學(xué)年　　第二學(xué)期　（B）卷參考答案及評分標準課程名稱　Verilog硬件描述語言 　一、 填空題（共10分，每空 2 分）1. 已知x=4’b1001,y=4’0110,則x的4位補碼為4’b1111，而y的4位的補碼為4’b01102. 在case語句中至少要有一條default語句。3. 兩個進程之間是并行語句。而在Always中的語句則是順序語句。二、簡答題（共20分，每小題 5 分）1. 進程語句的啟動條件是怎樣？答：進程語句的啟動條件是敏感信號發(fā)生變化，則進程語句啟動，并且從上到下執(zhí)行一次，然后就處于等待狀態(tài)，當(dāng)敏感信號再發(fā)生變化，再從復(fù)上述過程。2. 為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？答：這是因為，在Verilog語言中，它是為電路設(shè)計而設(shè)計的一門語言，它如高級語言不同，若循環(huán)的次數(shù)不確定，則會帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對于一個具體的芯片，其延遲是一個定值。3. Reg型和wire型信號有什么本質(zhì)的區(qū)別？Reg型信號的初始值一般是什么？答：Reg型信號用于進程語句中，并且其語句是順序語句；而wire型信號則用于模塊中，并且其語句是并發(fā)語句；Reg型信號的初始值一般為左邊值，即0。4. 在Verilog語言中什么情況下必需使用復(fù)合語句？表達一個復(fù)合語句的的語法是怎樣的？答：在進程語句中，其條件和循環(huán)語句中，只能執(zhí)行一條語句，當(dāng)多于一條語句時，則要采用復(fù)合語句，復(fù)合語句以begin開頭，以 end作為結(jié)束。三、改錯（15分）//下述是一個實現(xiàn)計數(shù)器，并用數(shù)碼管顯示： module alpher(choice,data,clk) 。input clk。output[6:0] choice, data。reg[3:0] count。always @ (posedge clk or choice)begin count = count + 1。 case (count) 439。b0000: data = 839。b11111100。//(共陰的數(shù)字0) 439。b0001: data = 839。b01100000。 439。b0010: data = 839。b11011010。 439。b0011: data = 839。b11110010。 439。b0100: data = 839。b01100110。 439。b0101: data = 839。b10110110。 439。b0110: data = 839。b10111110。 439。b0111: data = 839。b11100000。 439。b1000: data = 839。b11111110。 439。b1001: data = 839。b11110110。 439。b1010: data = 839。b11101110。 439。b1011: data = 839。b00111110。 439。b1100: data = 839。b10011100。 439。b1101: data = 839。b01111010。 439。b1110: data = 839。b10011110。 endcasechoice = 839。b1000000。//(點亮第1位數(shù)碼管)endmodule四、編程（15分） 編程實現(xiàn)帶同步清0、同步置1的D觸發(fā)器。module DFF2(q,qn,d,clk,set,reset)。input d,clk,set,reset。output q,qn。reg q,qn。always @(posedge clk)beginif (reset) beginq = 0。 qn = 1。 //同步清0，高電平有效endelse if (set) beginq =1。 qn =0。 //同步置1，高電平有效endelse beginq = d。 qn = ~d。endendendmodule五、編程（15分）編程實現(xiàn)兩個4位二進制數(shù)相減的程序。module updown_count(a,d,clk,sub)。input[3:0]a,d。input clk。output[3:0] sub。reg[3:0] sub。always @(clk or a or d)beginif (a=d) sub=ad。else sub=da。endendmodule六、編程（10分）編程實現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進制數(shù)。module test12 (clk, en, d_in, s_out)。input clk。input en。input[9:0] d_in。output s_out。reg s_out。reg[3:0] I。always@(posedge clk)begin if(en == 139。b1) begin if(I == 439。b0000) begin s_out = d_in[9]。 end if(I == 439。b0001) begin s_out = d_in[8]。 end if(I == 439。b0010) begin s_out = d_in[7]。 end if(I == 439。b0011) begin s_out = d_in[6]。 end if(I == 439。b0100) begin s_out = d_in[5]。 end if(I == 439。b0101) begin s_out = d_in[4]。 end if(I == 439。b0110) begin s_out = d_in[3]。 end if(I == 439。b0111) begin s_out = d_in[2]。 end if(I == 439。b1000) begin s_out = d_in[1]。 end if(I == 439。b1001) begin s_out = d_in[0]。 end I = I+1。 if (I439。b1001) begin I = 439。b0000。 end endendendmodule七、編程 （15分）用阻塞賦值方式編程實現(xiàn)二選一功能。module sel(d0,d1,sel,q)。output q。input d0,d1,sel。reg q。always @(d0 or d1 or sel)beginif (sel==1) q=d0。else q=d1。endendmoduleassign (sel==0)?d0:d1第 28 頁 共 8 頁