學(xué)生實(shí)驗(yàn)報(bào)告書fpga實(shí)驗(yàn)報(bào)告改進(jìn)-資料下載頁(yè)
2025-03-23 07:05本頁(yè)面
【正文】 圖23）添加引腳約束①首先對(duì)生成的工程進(jìn)行綜合。②添加引腳約束：雙擊“User Constraints”下的“Assign Package Pins”，由于采用ChipScope進(jìn)行調(diào)試，因此引腳約束只需要添加時(shí)鐘引腳的約束就可以了。4）ChipScope進(jìn)行調(diào)試①用核生成法，所用到的核有ICON核與VIO核。②按照前面的步驟生成ICON核和VIO核并將它們添加到工程，ICON核的控制端口數(shù)為1，VIO核的異步輸入端口寬度為4，異步輸出端口寬度為2。在ChipScope pro analyzer里的VIO console中觀測(cè)到的調(diào)試結(jié)果如圖3～圖7所示。圖3 圖4圖5 圖6圖7 教師簽字_________ 實(shí)驗(yàn)課程名稱：__FPGA原理及應(yīng)用____ 實(shí)驗(yàn)項(xiàng)目名稱 七人投票表決器實(shí)驗(yàn)實(shí)驗(yàn)成績(jī)實(shí) 驗(yàn) 者覃朝光專業(yè)班級(jí)通信1103班組 別 2同 組 者實(shí)驗(yàn)日期2014年6月15日一、實(shí)驗(yàn)?zāi)康模?） 熟悉 ，掌握工程的生成方法。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。（3） 了解Verilog HDL語(yǔ)言在FPGA中的使用。（4） 通過(guò)掌握七人投票表決器的Verilog HDL設(shè)計(jì)，了解數(shù)字電路的設(shè)計(jì)。 二、實(shí)驗(yàn)儀器 Pc 一臺(tái)，USB下載電纜，XUPV2Pro板三、實(shí)驗(yàn)內(nèi)容（1） 熟悉 ，掌握工程的生成方法。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。（3） 了解Verilog HDL語(yǔ)言在FPGA中的使用。（4） 通過(guò)掌握七人投票表決器的Verilog HDL設(shè)計(jì)，了解數(shù)字電路的設(shè)計(jì)。 四．實(shí)驗(yàn)準(zhǔn)備（1） 將USB下載電纜與計(jì)算機(jī)及XUPV2Pro板的J8連接好。 （2） 將RS232串口線一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。 （3） 啟動(dòng)計(jì)算機(jī)后，將XUPV2Pro板的電源開關(guān)SW11打開到ON上。觀察XUPV2Pro板上的+, +, +，若有不亮的，請(qǐng)斷開電源，檢查電源。五．實(shí)驗(yàn)原理此實(shí)驗(yàn)是用7個(gè)開關(guān)作為表決器的7個(gè)輸入變量。輸入變量為邏輯“1”時(shí)，表示表決者“贊同”；輸入變量為邏輯“0”時(shí)，表示表決者“不贊同”。輸出邏輯“1”時(shí)，表示表決“通過(guò)”；輸出邏輯“0”時(shí)，表示表決“不通過(guò)”。當(dāng)表決器的7個(gè)輸入變量中有4個(gè)以上（含4個(gè)）為“1”時(shí)，則表決器輸出為“1”；否則為“0”。七人表決器設(shè)計(jì)方案很多，比如用多個(gè)全加器采用組合電路實(shí)現(xiàn)。用Verilog語(yǔ)言設(shè)計(jì)七人表決器時(shí)，也有多種選擇。我們可以用結(jié)構(gòu)描述的方式用多個(gè)全加器來(lái)實(shí)現(xiàn)電路，也可以用行為描述。采用行為描述時(shí)，可用一個(gè)變量來(lái)表示選舉通過(guò)的總?cè)藬?shù)。當(dāng)選舉人大于或等于4時(shí)為通過(guò)，綠燈亮；反之不通過(guò)時(shí)，黃燈亮。描述時(shí)，只須檢查每一個(gè)輸入的狀態(tài)（通過(guò)為“1”，不通過(guò)為“0”），并將這些狀態(tài)值相加，判斷狀態(tài)值的和即可選擇輸出。 六．實(shí)驗(yàn)步驟（1）創(chuàng)建工程及設(shè)計(jì)輸入1） 在E:\project\目錄下，新建名為voter7的新工程。器件族類型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)” 仿真器（Simulator）選“ISE Simulator”2）設(shè)計(jì)輸入：在ISE中文本編輯中輸入的代碼參見(jiàn)教程。（2）功能仿真1）在sources窗口“sources for”中選擇“Behavioral Simulation”。2）由Test Bench WaveForm添加激勵(lì)源，仿真波形如圖所示。(3)生成核并添加核本實(shí)驗(yàn)內(nèi)容為七人投票表決器，不需要使用ILA核。因此下面使用核生成法生成一個(gè)ICON核和一個(gè)VIO核就可以了。1）首先對(duì)生成的工程進(jìn)行綜合。2）生成核單擊“開始”→“程序”→“ChipScope pro ”→“xilinx ChipScope pro core generator”，彈出如圖所示的對(duì)話框。單擊“Next”按鈕，在下面的對(duì)話框中選擇生成文件的保存路徑，將文件保存到生成的工程目錄下，器件系列選擇“Virtex2P”，然后單擊“Next”按鈕，如圖所示。在下一個(gè)對(duì)話框中選擇“HDL language”為Verilog，單擊“Generator core”，如圖所示。然后生成一個(gè)VIO核，如圖所示。 3） 添加核在ISE窗口中，單擊“File”→“open”，分別打開icon_xst_example和vio_xst_example。將icon和vio核聲明分別添加到源代碼endmodule之后，再對(duì)源代碼做相應(yīng)的修改。修改完成后的代碼參見(jiàn)教程。(4)在線調(diào)試1） 設(shè)計(jì)實(shí)現(xiàn)：在工程的資源操作窗（Processes）雙擊“Implement Design”。2） 在實(shí)現(xiàn)步驟成功后，單擊“Generate Programming Files”，生成bit流文件。3） 雙擊“Analyze Design Using ChipScope”，出現(xiàn)ChipScope Pro Analyzer 窗口。雙擊“”圖標(biāo)，出現(xiàn)以下對(duì)話框，單擊“OK”按鈕，如圖所示。(5)觀測(cè)調(diào)試雙擊“VIO console”，可以看到異步輸入信號(hào)和異步輸出信號(hào)，如圖所示將異步輸出信號(hào)按照在代碼中設(shè)定的內(nèi)容改為總線形式并重命名，以便更加直觀地觀測(cè)信號(hào)。也可以右鍵單擊各個(gè)信號(hào)選擇“Bus Radix”后的“Binary...”將各個(gè)信號(hào)以十進(jìn)制的形式顯示.當(dāng)然，也可以通過(guò)修改voter7為不同的二進(jìn)制數(shù)值，然后與正確的結(jié)果比較進(jìn)行驗(yàn)證。 教師簽字__________
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