學(xué)生實(shí)驗(yàn)報(bào)告書fpga實(shí)驗(yàn)報(bào)告改進(jìn)-閱讀頁
2025-04-07 07:05本頁面
【正文】 輸入全局時(shí)鐘約束1），然后雙擊Processes窗口中的User Constraints目錄下的“Create Timing Constraints”。）當(dāng)打開約束編輯器時(shí)，選中“Globle”全局約束窗口，如圖3所示。5) 雙擊Pad to Setup列下的單元格，彈出對(duì)話框并輸入6ns，單擊“OK”按鈕，完成輸入延遲約束設(shè)置。 圖4（3） 輸入引腳位置約束1） ，然后雙擊Processes窗口中的User Constraints目錄下的“Edit Timing Constraints（Text）”。 表1 （4） 實(shí)現(xiàn)設(shè)計(jì)并進(jìn)行時(shí)序分析1) ，展開Processes窗口中的 “Implement Design”，然后再展開Map目錄下的“Generate PostMap Static Timing”，右鍵單擊“Analyze PostMap Static Timing(Timing Analyzer)”并從彈出的快捷菜單中選擇“Return All”。 表2 3） 在時(shí)序報(bào)告窗口中可以看到時(shí)序約束報(bào)告，分析每個(gè)時(shí)序路徑約束，注意線網(wǎng)延遲。實(shí)際的線網(wǎng)延遲是在布局布線后計(jì)算出來的。 Route目錄下的“Generate PostPlace amp。 Route Static Timing (Timing Analyzer)”，完成表3，并與表2進(jìn)行對(duì)照比較。（5） 生成軟件并進(jìn)行HDL仿真1） ，此匯編范本的匯編代碼含有三部分。在匯編范本涉及到的端口值的常量，參考PicoBlaze的指南，而代碼的編寫參考KCPSM3的使用手冊(cè)。 圖5 教師簽字__________實(shí)驗(yàn)課程名稱：__FPGA原理及應(yīng)用____ 實(shí)驗(yàn)項(xiàng)目名稱觸發(fā)器實(shí)驗(yàn)實(shí)驗(yàn)成績實(shí) 驗(yàn) 者覃朝光專業(yè)班級(jí)通信1103班組 別 2同 組 者實(shí)驗(yàn)日期2014年6月15日 實(shí)驗(yàn)?zāi)康模?），掌握工程的生成方法。（3）了解Verilog HDL語言在FPGA中的使用。二、實(shí)驗(yàn)儀器Pc一臺(tái)，USB下載電纜，XUPV2Pro板三、實(shí)驗(yàn)原理及內(nèi)容1）主從D觸發(fā)器主從結(jié)構(gòu)觸發(fā)器的狀態(tài)改變是在時(shí)鐘脈沖下降沿完成的，因而這種結(jié)構(gòu)的觸發(fā)器無空翻現(xiàn)象。（2）主從JK觸發(fā)器主從JK觸發(fā)器的邏輯圖及邏輯符號(hào)，其狀態(tài)轉(zhuǎn)換是在時(shí)鐘脈沖下降沿完成的。（2）使用ChipScopePro生成ILA/ICON核，在線觀測(cè)調(diào)試。（2）將RS232串口線一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。觀察XUPV2Pro板上的+, +, +，若有不亮的，請(qǐng)斷開電源，檢查電源。器件族類型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”②設(shè)計(jì)輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source”，在彈出的對(duì)話框中選擇“Verilog Moudle”，在右端的“File name”中輸入源文件名dtrigger，下面各步單擊“Next”按鈕，然后在彈出的源代碼編輯框內(nèi)輸入D觸發(fā)器的源代碼并保存即可。 圖23）添加引腳約束①首先對(duì)生成的工程進(jìn)行綜合。4）ChipScope進(jìn)行調(diào)試①用核生成法，所用到的核有ICON核與VIO核。在ChipScope pro analyzer里的VIO console中觀測(cè)到的調(diào)試結(jié)果如圖3～圖7所示。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。（4） 通過掌握七人投票表決器的Verilog HDL設(shè)計(jì)，了解數(shù)字電路的設(shè)計(jì)。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。（4） 通過掌握七人投票表決器的Verilog HDL設(shè)計(jì)，了解數(shù)字電路的設(shè)計(jì)。 （2） 將RS232串口線一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。觀察XUPV2Pro板上的+, +, +，若有不亮的，請(qǐng)斷開電源，檢查電源。輸入變量為邏輯“1”時(shí)，表示表決者“贊同”；輸入變量為邏輯“0”時(shí)，表示表決者“不贊同”。當(dāng)表決器的7個(gè)輸入變量中有4個(gè)以上（含4個(gè)）為“1”時(shí)，則表決器輸出為“1”；否則為“0”。用Verilog語言設(shè)計(jì)七人表決器時(shí)，也有多種選擇。采用行為描述時(shí)，可用一個(gè)變量來表示選舉通過的總?cè)藬?shù)。描述時(shí)，只須檢查每一個(gè)輸入的狀態(tài)（通過為“1”，不通過為“0”），并將這些狀態(tài)值相加，判斷狀態(tài)值的和即可選擇輸出。器件族類型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)” 仿真器（Simulator）選“ISE Simulator”2）設(shè)計(jì)輸入：在ISE中文本編輯中輸入的代碼參見教程。2）由Test Bench WaveForm添加激勵(lì)源，仿真波形如圖所示。因此下面使用核生成法生成一個(gè)ICON核和一個(gè)VIO核就可以了。2）生成核單擊“開始”→“程序”→“ChipScope pro ”→“xilinx ChipScope pro core generator”，彈出如圖所示的對(duì)話框。在下一個(gè)對(duì)話框中選擇“HDL language”為Verilog，單擊“Generator core”，如圖所示。 3） 添加核在ISE窗口中，單擊“File”→“open”，分別打開icon_xst_example和vio_xst_example。修改完成后的代碼參見教程。2） 在實(shí)現(xiàn)步驟成功后，單擊“Generate Programming Files”，生成bit流文件。雙擊“”圖標(biāo)，出現(xiàn)以下對(duì)話框，單擊“OK”按鈕，如圖所示。也可以右鍵單擊各個(gè)信號(hào)選擇“Bus Radix”后的“Binary...”將各個(gè)信號(hào)以十進(jìn)制的形式顯示.當(dāng)然，也可以通過修改voter7為不同的二進(jìn)制數(shù)值，然后與正確的結(jié)果比較
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