【正文】 DOWNTO 0)。SIGNAL HOUR_CUR : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL MAS_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL MAX_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL MIN_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL MON_CUR : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL SEC_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL SEL_OUT : STD_LOGIC_VECTOR(2 DOWNTO 0)。SIGNAL WEEK_CUR : STD_LOGIC_VECTOR(2 DOWNTO 0)。SIGNAL YEAR_CUR : STD_LOGIC_VECTOR(6 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_20 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_10 : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_12 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_13 : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_14 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_15 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_16 : STD_LOGIC_VECTOR(6 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_17 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_19 : STD_LOGIC_VECTOR(2 DOWNTO 0)。BEGIN LED_MIN = SYNTHESIZED_WIRE_2。LED_HOUR = SYNTHESIZED_WIRE_5。LED_SEC = SYNTHESIZED_WIRE_0。LED_DAY = SYNTHESIZED_WIRE_8。LED_MON = SYNTHESIZED_WIRE_11。LED_YEAR = SYNTHESIZED_WIRE_14。LED_WEEK = SYNTHESIZED_WIRE_17。B2V_INST : TZKZQPORT MAP(CLK_KEY = CLK_KEY, CURRUT_MONTH_DAYS = MAX_DAYS, DAY_CUR = DAY_CUR, HOUR_CUR = HOUR_CUR, KEY = KEY, MIN_CUR = MIN_CUR, MON_CUR = MON_CUR, SEC_CUR = SEC_CUR, WEEK_CUR = WEEK_CUR, YEAR_CUR = YEAR_CUR, SEC_EN = SYNTHESIZED_WIRE_0, MIN_EN = SYNTHESIZED_WIRE_2, HOUR_EN = SYNTHESIZED_WIRE_5, DAY_EN = SYNTHESIZED_WIRE_8, MON_EN = SYNTHESIZED_WIRE_11, YEAR_EN = SYNTHESIZED_WIRE_14, WEEK_EN = SYNTHESIZED_WIRE_17, DAY = SYNTHESIZED_WIRE_10, HOUR = SYNTHESIZED_WIRE_7, MIN = SYNTHESIZED_WIRE_4, MON = SYNTHESIZED_WIRE_13, SEC = SYNTHESIZED_WIRE_1, WEEK = SYNTHESIZED_WIRE_19, YEAR = SYNTHESIZED_WIRE_16)。B2V_INST1 : CNT60PORT MAP(LD = SYNTHESIZED_WIRE_0, CLK = CLK_SEC, DATA = SYNTHESIZED_WIRE_1, CO = SYNTHESIZED_WIRE_3, NUM = SEC_CUR)。B2V_INST2 : CNT60PORT MAP(LD = SYNTHESIZED_WIRE_2, CLK = SYNTHESIZED_WIRE_3, DATA = SYNTHESIZED_WIRE_4, CO = SYNTHESIZED_WIRE_6, NUM = MIN_CUR)。B2V_INST3 : CNT24PORT MAP(LD = SYNTHESIZED_WIRE_5, CLK = SYNTHESIZED_WIRE_6, DATA = SYNTHESIZED_WIRE_7, CO = SYNTHESIZED_WIRE_20, NUM = HOUR_CUR)。B2V_INST4 : CNT30APORT MAP(LD = SYNTHESIZED_WIRE_8, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_10, MONTH = MON_CUR, YEAR = YEAR_CUR, CO = SYNTHESIZED_WIRE_12, NUM = DAY_CUR)。B2V_INST5 : CNT12PORT MAP(LD = SYNTHESIZED_WIRE_11, CLK = SYNTHESIZED_WIRE_12, DATA = SYNTHESIZED_WIRE_13, CO = SYNTHESIZED_WIRE_15, NUM = MON_CUR)。B2V_INST6 : CNT100PORT MAP(LD = SYNTHESIZED_WIRE_14, CLK = SYNTHESIZED_WIRE_15, DATA = SYNTHESIZED_WIRE_16, NUM = YEAR_CUR)。B2V_INST7 : CNT7PORT MAP(LD = SYNTHESIZED_WIRE_17, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_19, NUM = WEEK_CUR)。B2V_INST8 : DISPLAYPORT MAP(CLK_SCAN = CLK_SCAN, DAY = DAY_CUR, HOUR = HOUR_CUR, MIN = MIN_CUR, MON = MON_CUR, SEC = SEC_CUR, WEEK = WEEK_CUR, YEAR = YEAR_CUR)。END。 八、系統(tǒng)仿真/硬件驗證 、從圖6仿真圖可以直觀的看出，本源程序實現(xiàn)了0到59的循環(huán)計數(shù)，每當計2滿時，計數(shù)模塊就會輸出一個進位信號。同時當LD端有低電平輸入時，說明置數(shù)信號（LD）有效。將預置數(shù)送入計數(shù)結果中去并計數(shù)模塊從預置數(shù)開始重新計數(shù)。圖6 從圖7仿真圖可以直觀的看出，本程序首先要讀當前年和月，在對該月的最大天數(shù)進行判斷并將結果向外輸出。在正常計數(shù)過程中，本模塊電路實現(xiàn)了從0到最大天數(shù)的循環(huán)計數(shù)，每當計數(shù)到最大值就會溢出，向前進位。同時當LD端有低電平時即置數(shù)信號有效，這時預置數(shù)就會送入計數(shù)結果中去，計數(shù)將從預置值重新累加計數(shù)。 圖7 由圖8仿真圖易看出，分別選擇對應的輸入數(shù)據輸出，達到設計要求。 圖8 由圖9仿真圖可以看出，按下調整鍵，調整模式依次經過了正常及調時的各個狀態(tài)，達到設計要求.圖9 TZKZQ、VHD仿真圖 系統(tǒng)的硬件驗證通過系統(tǒng)的仿真和調試無誤后，連接好硬件電路，再將電源接上，將源程序燒寫到硬件電路中，通過觀察硬件電路的運行情況很好，都能達到設計指標，本次設計很難成功。九 設計技巧分析在顯示控制電路的設計中，利用動態(tài)掃描顯示的原理，即簡化了顯示譯碼驅動電路的設計，有節(jié)約了硬件的I/O口，同時還減小了系統(tǒng)的驅動電流及功耗等，在實際使用中非常有價值。在調整控制電路的設計中，通過讀入系統(tǒng)當前工作的各種時間信息進行自加調整，簡化了預置值的設計，利用狀態(tài)機非常簡單的實現(xiàn)了8鐘調整的循環(huán)變化。在計時電路的設計中，利用CNT60計時的模塊化，其他的計時模塊在此基礎上修改一點點就可以了，大大減輕了設計的工作量。 十 系統(tǒng)拓展思路對于系統(tǒng)的各種控制時鐘信號，可以通過分頻電路對一個給定的合適平率信號進行分頻產生。設計系統(tǒng)工作的外圍電路，系統(tǒng)用方波信號源、直流工作電源、彩燈控制的驅動電路除了要求設計調試程序、外圍電路外，還要求設計制作整個系統(tǒng)，包括PCB的制作 十一 設計心得體會 通過這次課程設計，我進一步加深了對電子設計自動化的了解。并進一步熟練了對QuartusII軟件的操作。EDA這門課程再也不像學習理論般那么空洞，有了更加貼切的了解及運用。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學習上存在的不足。通過與同學探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設計思路的了解。同時我也掌握了做課程設計的一般流程，為以后的電子設計這塊積累了一定的經驗，為以后從事相關工作一些幫助。做課程設計時，先查閱相關知識，把原理吃透，確定一個大的設計方向，在按照這個方向分模塊的把要實現(xiàn)的功能用流程圖的形式展示。最后參照每個模塊把輸入和輸出引腳設定，運用我們所學的VHDL語言進行編程?？傊ㄟ^這次的設計，進一步了解了EDA技術，收獲很大，對軟件編程、排錯調試、相關儀器設備的使用技能等方面得到較全面的鍛煉和提高。