【正文】 。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程。同時(shí)我也掌握了做課程設(shè)計(jì)的一般流程，為以后的電子設(shè)計(jì)這塊積累了一定的經(jīng)驗(yàn)，為以后從事相關(guān)工作一些幫助。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。并進(jìn)一步熟練了對(duì)QuartusII軟件的操作。 十 系統(tǒng)拓展思路對(duì)于系統(tǒng)的各種控制時(shí)鐘信號(hào)，可以通過分頻電路對(duì)一個(gè)給定的合適平率信號(hào)進(jìn)行分頻產(chǎn)生。在調(diào)整控制電路的設(shè)計(jì)中，通過讀入系統(tǒng)當(dāng)前工作的各種時(shí)間信息進(jìn)行自加調(diào)整，簡(jiǎn)化了預(yù)置值的設(shè)計(jì)，利用狀態(tài)機(jī)非常簡(jiǎn)單的實(shí)現(xiàn)了8鐘調(diào)整的循環(huán)變化。 圖8 由圖9仿真圖可以看出，按下調(diào)整鍵，調(diào)整模式依次經(jīng)過了正常及調(diào)時(shí)的各個(gè)狀態(tài)，達(dá)到設(shè)計(jì)要求.圖9 TZKZQ、VHD仿真圖 系統(tǒng)的硬件驗(yàn)證通過系統(tǒng)的仿真和調(diào)試無誤后，連接好硬件電路，再將電源接上，將源程序燒寫到硬件電路中，通過觀察硬件電路的運(yùn)行情況很好，都能達(dá)到設(shè)計(jì)指標(biāo)，本次設(shè)計(jì)很難成功。同時(shí)當(dāng)LD端有低電平時(shí)即置數(shù)信號(hào)有效，這時(shí)預(yù)置數(shù)就會(huì)送入計(jì)數(shù)結(jié)果中去，計(jì)數(shù)將從預(yù)置值重新累加計(jì)數(shù)。圖6 從圖7仿真圖可以直觀的看出，本程序首先要讀當(dāng)前年和月，在對(duì)該月的最大天數(shù)進(jìn)行判斷并將結(jié)果向外輸出。同時(shí)當(dāng)LD端有低電平輸入時(shí)，說明置數(shù)信號(hào)（LD）有效。END。B2V_INST7 : CNT7PORT MAP(LD = SYNTHESIZED_WIRE_17, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_19, NUM = WEEK_CUR)。B2V_INST5 : CNT12PORT MAP(LD = SYNTHESIZED_WIRE_11, CLK = SYNTHESIZED_WIRE_12, DATA = SYNTHESIZED_WIRE_13, CO = SYNTHESIZED_WIRE_15, NUM = MON_CUR)。B2V_INST3 : CNT24PORT MAP(LD = SYNTHESIZED_WIRE_5, CLK = SYNTHESIZED_WIRE_6, DATA = SYNTHESIZED_WIRE_7, CO = SYNTHESIZED_WIRE_20, NUM = HOUR_CUR)。B2V_INST1 : CNT60PORT MAP(LD = SYNTHESIZED_WIRE_0, CLK = CLK_SEC, DATA = SYNTHESIZED_WIRE_1, CO = SYNTHESIZED_WIRE_3, NUM = SEC_CUR)。LED_WEEK = SYNTHESIZED_WIRE_17。LED_MON = SYNTHESIZED_WIRE_11。LED_SEC = SYNTHESIZED_WIRE_0。BEGIN LED_MIN = SYNTHESIZED_WIRE_2。SIGNAL SYNTHESIZED_WIRE_17 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_15 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_13 : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_20 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL YEAR_CUR : STD_LOGIC_VECTOR(6 DOWNTO 0)。SIGNAL SEL_OUT : STD_LOGIC_VECTOR(2 DOWNTO 0)。SIGNAL MON_CUR : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL MAX_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL HOUR_CUR : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL BCD_DATA : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SELOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 YEAR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 SEC : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 MIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 DAY : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。END COMPONENT。 CO : OUT STD_LOGIC。 CLK : IN STD_LOGIC。END COMPONENT。 CO : OUT STD_LOGIC。 CLK : IN STD_LOGIC。END COMPONENT。 CO : OUT STD_LOGIC。 CLK : IN STD_LOGIC。END COMPONENT。 CURRUT_MONTH_DAYS : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 YEAR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 DATA : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。COMPONENT CNT30A PORT(LD : IN STD_LOGIC。 NUM : OUT STD_LOGIC_VECTOR(4 DOWNTO 0) )。 DATA : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。COMPONENT CNT24 PORT(LD : IN STD_LOGIC。 NUM : OUT STD_LOGIC_VECTOR(5 DOWNTO 0) )。 DATA : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。COMPONENT CNT60 PORT(LD : IN STD_LOGIC。 YEAR : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 SEC : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)。 MIN : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)。 DAY : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 YEAR_EN : OUT STD_LOGIC。 DAY_EN : OUT STD_LOGIC。 MIN_EN : OUT STD_LOGIC。 YEAR_CUR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 SEC_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 MIN_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 HOUR_CUR : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 CURRUT_MONTH_DAYS : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。END SHUZISHIZHONG。 LED_YEAR : OUT STD_LOGIC。 LED_DAY : OUT STD_LOGIC。 LED_HOUR : OUT STD_LOGIC。 KEY : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 CLK_SEC : IN STD_LOGIC。 LIBRARY WORK。S DESIGN TOOLS, LOGIC FUNCTIONS AND OTHER SOFTWARE AND TOOLS, AND ITS AMPP PARTNER LOGIC FUNCTIONS, AND ANY OUTPUT FILES FROM ANY OF THE FOREGOING (INCLUDING DEVICE PROGRAMMING OR SIMULATION FILES), AND ANY ASSOCIATED DOCUMENTATION OR INFORMATION ARE EXPRESSLY SUBJECT TO THE TERMS AND CONDITIONS OF THE ALTERA PROGRAM LICENSE SUBSCRIPTION AGREEMENT, ALTERA MEGACORE FUNCTION LICENSE AGREEMENT, OR OTHER APPLICABLE LICENSE AGREEMENT, INCLUDING, WITHOUT LIMITATION, THAT YOUR USE IS FOR THE SOLE PURPOSE OF PROGRAMMING LOGIC DEVICES MANUFACTURED BY ALTERA AND SOLD BY ALTERA OR ITS AUTHORIZED DISTRIBUTORS. PLEASE REFER TO THE APPLICABLE AGREEMENT FOR FURTHER DETAILS. PROGRAM QUARTUS II VERSION VERSION BUILD 151 09/26/2007 SJ FULL VERSIONLIBRARY IEEE。END ARCHITECTURE ART2。 END IF。139。 ELSE NUM=NUM+1。CO=39。THEN CURRUT_MONTH_DAYS=TOTAL_DAYS。ANDCLK=39。 ELSIF CLK39。039。 END CASE。28 END IF。)THEN TOTAL_DAYS=11101。11YUE WHEN0010=IF(IS_RUNYEAR=39。6YUE WHEN1001=TOTAL_DAYS=11110。12YUE WHEN0100=TOTAL_DAYS=11110。8YUE WHEN1010=TOTAL_DAYS=11111。5YUE WHEN0111=TOTAL_DAYS=11111。1YUE WHEN0011=TOTAL_DAYS=11111。 END