【正文】 ELSE TOTAL_DAYS=11100。 WHEN OTHERS =NULL。 IF(LD=39。)THEN NUM=DATA。EVENT39。139。 IF NUM=TOTAL_DAYS THEN NUM=00001。139。CO=39。 END IF。 END PROCESS。、系統(tǒng)總體組裝電路的VHDL源程序 COPYRIGHT (C) 19912007 ALTERA CORPORATION YOUR USE OF ALTERA CORPORATION39。USE 。ENTITY SHUZISHIZHONG IS PORT ( CLK_SCAN : IN STD_LOGIC。 CLK_KEY : IN STD_LOGIC。 LED_MIN : OUT STD_LOGIC。 LED_SEC : OUT STD_LOGIC。 LED_MON : OUT STD_LOGIC。 LED_WEEK : OUT STD_LOGIC )。ARCHITECTURE BDF_TYPE OF SHUZISHIZHONG IS COMPONENT TZKZQ PORT(CLK_KEY : IN STD_LOGIC。 DAY_CUR : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 KEY : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 MON_CUR : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WEEK_CUR : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 SEC_EN : OUT STD_LOGIC。 HOUR_EN : OUT STD_LOGIC。 MON_EN : OUT STD_LOGIC。 WEEK_EN : OUT STD_LOGIC。 HOUR : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 MON : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 WEEK : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。END COMPONENT。 CLK : IN STD_LOGIC。 CO : OUT STD_LOGIC。END COMPONENT。 CLK : IN STD_LOGIC。 CO : OUT STD_LOGIC。END COMPONENT。 CLK : IN STD_LOGIC。 MONTH : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CO : OUT STD_LOGIC。 NUM : OUT STD_LOGIC_VECTOR(4 DOWNTO 0) )。COMPONENT CNT12 PORT(LD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 NUM : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。COMPONENT CNT100 PORT(LD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 NUM : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。COMPONENT CNT7 PORT(LD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 NUM : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。COMPONENT DISPLAY PORT(CLK_SCAN : IN STD_LOGIC。 HOUR : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 MON : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WEEK : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 BCD_DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。END COMPONENT。SIGNAL DAY_CUR : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL MAS_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL MIN_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL SEC_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL WEEK_CUR : STD_LOGIC_VECTOR(2 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(5 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_10 : STD_LOGIC_VECTOR(4 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_12 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_14 : STD_LOGIC。SIGNAL SYNTHESIZED_WIRE_16 : STD_LOGIC_VECTOR(6 DOWNTO 0)。SIGNAL SYNTHESIZED_WIRE_19 : STD_LOGIC_VECTOR(2 DOWNTO 0)。LED_HOUR = SYNTHESIZED_WIRE_5。LED_DAY = SYNTHESIZED_WIRE_8。LED_YEAR = SYNTHESIZED_WIRE_14。B2V_INST : TZKZQPORT MAP(CLK_KEY = CLK_KEY, CURRUT_MONTH_DAYS = MAX_DAYS, DAY_CUR = DAY_CUR, HOUR_CUR = HOUR_CUR, KEY = KEY, MIN_CUR = MIN_CUR, MON_CUR = MON_CUR, SEC_CUR = SEC_CUR, WEEK_CUR = WEEK_CUR, YEAR_CUR = YEAR_CUR, SEC_EN = SYNTHESIZED_WIRE_0, MIN_EN = SYNTHESIZED_WIRE_2, HOUR_EN = SYNTHESIZED_WIRE_5, DAY_EN = SYNTHESIZED_WIRE_8, MON_EN = SYNTHESIZED_WIRE_11, YEAR_EN = SYNTHESIZED_WIRE_14, WEEK_EN = SYNTHESIZED_WIRE_17, DAY = SYNTHESIZED_WIRE_10, HOUR = SYNTHESIZED_WIRE_7, MIN = SYNTHESIZED_WIRE_4, MON = SYNTHESIZED_WIRE_13, SEC = SYNTHESIZED_WIRE_1, WEEK = SYNTHESIZED_WIRE_19, YEAR = SYNTHESIZED_WIRE_16)。B2V_INST2 : CNT60PORT MAP(LD = SYNTHESIZED_WIRE_2, CLK = SYNTHESIZED_WIRE_3, DATA = SYNTHESIZED_WIRE_4, CO = SYNTHESIZED_WIRE_6, NUM = MIN_CUR)。B2V_INST4 : CNT30APORT MAP(LD = SYNTHESIZED_WIRE_8, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_10, MONTH = MON_CUR, YEAR = YEAR_CUR, CO = SYNTHESIZED_WIRE_12, NUM = DAY_CUR)。B2V_INST6 : CNT100PORT MAP(LD = SYNTHESIZED_WIRE_14, CLK = SYNTHESIZED_WIRE_15, DATA = SYNTHESIZED_WIRE_16, NUM = YEAR_CUR)。B2V_INST8 : DISPLAYPORT MAP(CLK_SCAN = CLK_SCAN, DAY = DAY_CUR, HOUR = HOUR_CUR, MIN = MIN_CUR, MON = MON_CUR, SEC = SEC_CUR, WEEK = WEEK_CUR, YEAR = YEAR_CUR)。 八、系統(tǒng)仿真/硬件驗證 、從圖6仿真圖可以直觀的看出，本源程序?qū)崿F(xiàn)了0到59的循環(huán)計數(shù)，每當(dāng)計2滿時，計數(shù)模塊就會輸出一個進位信號。將預(yù)置數(shù)送入計數(shù)結(jié)果中去并計數(shù)模塊從預(yù)置數(shù)開始重新計數(shù)。在正常計數(shù)過程中，本模塊電路實現(xiàn)了從0到最大天數(shù)的循環(huán)計數(shù)，每當(dāng)計數(shù)到最大值就會溢出，向前進位。 圖7 由圖8仿真圖易看出，分別選擇對應(yīng)的輸入數(shù)據(jù)輸出，達到設(shè)計要求。九 設(shè)計技巧分析在顯示控制電路的設(shè)計中，利用動態(tài)掃描顯示的原理，即簡化了顯示譯碼驅(qū)動電路的設(shè)計，有節(jié)約了硬件的I/O口，同時還減小了系統(tǒng)的驅(qū)動電流及功耗等，在實際使用中非常有價值。在計時電路的設(shè)計中，利用CNT60計時的模塊化，其他的計時模塊在此基礎(chǔ)上修改一點點就可以了，大大減輕了設(shè)計的工作量。設(shè)計系統(tǒng)工作的外圍電路，系統(tǒng)用方波信號源、直流工作電源、彩燈控制的驅(qū)動電路除了要求設(shè)計調(diào)試程序、外圍電路外，還要求設(shè)計制作整個系統(tǒng)，包括PCB的制作 十一 設(shè)計心得體會 通過這次課程設(shè)計，我進一步加深了對電子設(shè)計自動化的了解。EDA這門課程再也不像學(xué)習(xí)理論般那么空洞，有了更加貼切的了解及運用。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設(shè)計思路的了解。做課程設(shè)計時，先查閱相關(guān)知識，把原理吃透，確定一個大的設(shè)計方向，在按照這個方向分模塊的把要實現(xiàn)的功能用流程圖的形式展示。總之，通過這次的設(shè)計，進一步了解了EDA技術(shù)，收獲很大，對軟件編程、排錯調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高