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正文內(nèi)容

s3c2440pll設(shè)置詳解總結(jié)版-資料下載頁

2025-03-23 00:34本頁面
  

【正文】 出48MHz和96MHz是UPLLCON使用的。除了可設(shè)置內(nèi)核時鐘FCLK,還需要設(shè)置AHB總線設(shè)備使用的HCLK和APB總線設(shè)備使用的PCLK。通過CLKDIVN和CAMDIVN這兩個寄存器可設(shè)置三者的分頻關(guān)系,如圖4 為CLKDIVN的說明,可以通過設(shè)置CLKDIVN和CAMDIVN的相關(guān)位來設(shè)置這三個時鐘。圖4 FCLK、HCLK和PCLK關(guān)系具體可參觀數(shù)據(jù)手冊中對此的說明。即若主頻FLCK是400MHz,如果按照1:4:8的設(shè)置,可以先設(shè)置CLKDIVN為0101,然后設(shè)置CAMDIVN的第9位為0(不設(shè)置的時候該位默認(rèn)為0),此時HLCK是100MHz,PLCK是50MH
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