[工學(xué)]第5章半導(dǎo)體存儲器-資料下載頁
2025-01-19 11:58本頁面
【正文】 2. GAL的工作模式和邏輯組態(tài) OLMC的工作模式 邏輯組態(tài)寄存器模式 寄存器 輸 出 組態(tài)組 合 輸 出 組態(tài)復(fù) 雜 模式 有反 饋組 合 輸 出無反 饋組 合 輸 出簡單 模式 無反 饋組 合 輸 出 組態(tài)本 級組 合 輸 出相 鄰輸 入 組態(tài)相 鄰輸 入 組態(tài)34 復(fù)雜的可編程邏輯器件 CPLD? 規(guī)模更大、集成度更高的可編程邏輯器件? 增加了宏單元的數(shù)量和輸入乘積項(xiàng)的位數(shù)，還增加了可編程內(nèi)部連線資源? 例如： Xilinx XC9500系列35 現(xiàn)場可編程門邏輯陣列 FPGA? FPGA具有更高的密度、更快的工作速度和更大的編程靈活性，被廣泛的用于各種電子類產(chǎn)品中。? 新型的 FPGA器件不斷提高芯片的資源容量、工作速度，而且功耗也不斷降低。? 主要生產(chǎn)公司： Xilinx和 Altera36 FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)? 由三部分組成：可配置邏輯塊 CLB可編程輸入輸出塊 IOB可編程內(nèi)部連線 PI37EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是： 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2)如果某一過程存在錯(cuò)誤，查找和修改十分不便。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。 4)對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。EDA技術(shù)有很大不同： 1)采用硬件描述語言作為設(shè)計(jì)輸入。 2)庫 (Library)的引入。 3)設(shè)計(jì)文檔的管理。 4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)具有自主知識產(chǎn)權(quán)。 6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP核的可利用性。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 8)全方位地利用計(jì)算機(jī)自動設(shè)計(jì)、仿真和測試技術(shù)。 9)對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低。10)高速性能好 。11)純硬件系統(tǒng)的高可靠性。38總結(jié)PLD的主體是由與門和或門構(gòu)成的與陣列和或陣列，因此，可利用 PLD來實(shí)現(xiàn)任何組合邏輯函數(shù)， GAL還可用于實(shí)現(xiàn)時(shí)序邏輯電路。CPLD和 FPGA可以實(shí)現(xiàn)更為復(fù)雜的邏輯電路。39本章重點(diǎn)課程內(nèi)容只讀存儲器；隨機(jī)存儲器；存儲器容量的擴(kuò)展學(xué)習(xí)重點(diǎn)只讀存儲器、隨機(jī)存儲器的概念、功能、性能指標(biāo)存儲器容量擴(kuò)展的方法 ROM實(shí)現(xiàn)組合邏輯函數(shù)的方法40
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