基于fpga設(shè)計(jì)的功能仿真和時(shí)序仿真-資料下載頁
2025-01-18 14:59本頁面
【正文】 3 標(biāo)準(zhǔn)的支持，限于篇幅這里就不詳細(xì)介紹，詳情請(qǐng)參見有關(guān)文獻(xiàn)。 用ModelSim 進(jìn)行時(shí)序仿真 時(shí)序仿真是FPGA 設(shè)計(jì)的重要步驟之一，它通常是在做完布局布線后進(jìn)行，仿真中包含布局布線產(chǎn)生的延時(shí)信息。時(shí)序仿真的方法和步驟和功能仿真基本相同，但有兩點(diǎn)需要注意：一是一般布局布線后生成的網(wǎng)表并不包含timing 數(shù)據(jù)，會(huì)用一個(gè)SDF（Standard Delay Format）文件來存儲(chǔ)timing數(shù)據(jù)，它通常是由布局布線工具產(chǎn)生，在做時(shí)序仿真時(shí)要用到。上面啟動(dòng)仿真器加載時(shí)不僅要加載布局布線后生成的源文件，還要加載SDF 文件。二是在用ModelSim SE 版本時(shí)，由于不包含特定廠商的庫文件，而在做時(shí)序仿真時(shí)恰恰與特定的器件相關(guān)，要用到這些庫，為了提高仿真速度，通常需要提前編譯這些庫，而且不同廠商編譯庫的方法不盡相同，本文以編譯Xilnx 公司的庫為例，介紹編譯庫的方法。 圖4 Xilinx Libraries Aide 對(duì)話框 這種方法是通過在Xilinx 腳本進(jìn)行的，選擇菜單中的執(zhí)行宏或者在命令行中輸入source ，會(huì)彈出圖4 所示的對(duì)話框，在選擇所要編譯的語言后，Xilinx Software Version、編譯的庫、Xilinx 路徑和Modelsim 路徑后就可以進(jìn)行庫的編譯了。其中較重要的是simprim（做時(shí)序仿真時(shí)用）和Xilinxcorelib（在進(jìn)行Xilinx core 的電路仿真時(shí)用），這些庫還有對(duì)應(yīng)的Verilog 版本。在進(jìn)行庫編譯之前，最好把ModelSim 文件的只讀屬性去掉，這樣可以把編譯后的庫信息加到該文件中，具體信息如下： simprim = C:/simprims_ver = C:/xilinxcorelib = C:/ xilinxcorelib_ver = C:/ 結(jié)束語 通過對(duì)FPGA 設(shè)計(jì)中功能仿真和時(shí)序仿真的詳細(xì)介紹，有助于熟練應(yīng)用ModelSim 進(jìn)行一系列仿真，同時(shí)也拋磚引玉地引導(dǎo)讀者在實(shí)際中發(fā)現(xiàn)和應(yīng)用ModelSim 的調(diào)試程序、比較波形等其他功能。
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