【正文】 一個標(biāo)準(zhǔn)，1164 號, 定義一個標(biāo)準(zhǔn)的程序包(允許要收集的普遍使用過的公告進入類似一間外部的圖書館之內(nèi)的一個VHDL特征) 包含定義為一個標(biāo)準(zhǔn)的的數(shù)據(jù)類型。這種標(biāo)準(zhǔn)的數(shù)據(jù)類型叫做std_logic，而且IEEE 1164 數(shù)據(jù)包時常被稱為標(biāo)準(zhǔn)的邏輯包。 IEEE VHDL 標(biāo)準(zhǔn)。 (IEEE 10761993 慢慢地使它的設(shè)計方法進 VHDL 主流之內(nèi)，但是它不為綜合使用者增加重要的新特征。)當(dāng)VHDL與真實的硬件有關(guān)的時候，標(biāo)準(zhǔn) ( 時常認(rèn)為數(shù)值的標(biāo)準(zhǔn)或綜合是標(biāo)準(zhǔn)) 為 VHDL 數(shù)據(jù)類型定義標(biāo)準(zhǔn)了程序包解釋。這一個在 1995 底被發(fā)布的標(biāo)準(zhǔn)預(yù)計代替許多習(xí)慣 ( 非標(biāo)準(zhǔn)的) 包裝綜合工具的廠商已經(jīng)產(chǎn)生而且應(yīng)用的產(chǎn)品。IEEE的 1164綜合模擬使用者做什么： 增加標(biāo)準(zhǔn) 1076 的功能, 增強在不同的廠商之間的兼容性。標(biāo)準(zhǔn)的 包括, 在其他的事物之中：1)標(biāo)準(zhǔn)的價值被證明的硬件解釋屬于IEEE 標(biāo)準(zhǔn)的1076, 連同被 IEEE 定義的 std_ulogic 類型的解釋定義的 boolean 類型1164。2) 一張?zhí)峁┮詓td_ulogic為基礎(chǔ)的通行證。這對綜合是有特別使用的, 因為它時常是有幫助的價值表達邏輯。3)為標(biāo)準(zhǔn)的定義簽署并且不簽署算術(shù)數(shù)據(jù)類型，連同算術(shù)，變化和類型轉(zhuǎn)變行動一起對于那些類型。時間安排數(shù)據(jù)的注解對一個模擬模型是一個正確數(shù)據(jù)的重要方面模擬。VHDL 1076 標(biāo)準(zhǔn)描述多種語言能作為時間安排注解的特征。然而，它為在時間安排模型本身的外部表達時間安排數(shù)據(jù)不描述一個標(biāo)準(zhǔn)的方法。區(qū)隔模擬模型的動作描述和時間安排規(guī)格的能力的許多理由是重要的。Verilog 高密度( VHDL抯最靠近的對手) 的主要力量之一是Verilog 高密度為時間安排注解明確地包括一個特征想要的事實。這一個特征，標(biāo)準(zhǔn)的延遲格式，或 SDF, 允許時間安排數(shù)據(jù)在一種制成表的形式中被表達而且在模擬的時候進入 Verilog 時間安排模型之內(nèi)。IEEE 標(biāo)準(zhǔn), 在1995后期中由IEEE 出版,把這一個能力加入一個標(biāo)準(zhǔn)的程序包。VHDL在這個標(biāo)準(zhǔn)的努力 (被配音重要的, 為VHDL 向ASIC圖書館的率先) 后面的一種主要的動力是讓 ASIC廠商和其它使它變成更容易產(chǎn)生時間安排模型適用于VHDL 和Verilog高密度芯片。因為這一個理由, IEEE 和Verilog 抯SDF 的在下面數(shù)據(jù)格式相當(dāng)相似。你應(yīng)該使用 VHDL?為什么選擇使用 VHDL 作為你的設(shè)計? 有許多有可能的理由。如果你問大多數(shù)的 VHDL工具廠商這一個問題，你將會拿的第一個答案是“資訊科技將會改善你的生產(chǎn)力”。 但是究竟這意謂什么呢？ 你能真的期待拿完成了快速的使用 VHDL 為你設(shè)計而超過使用你的現(xiàn)有設(shè)計方法？答案是的肯定,但是或許不是你使用它第一目的，而且只有當(dāng)如果你以結(jié)構(gòu)化樣子應(yīng)用 VHDL。當(dāng)你使用結(jié)構(gòu)化又由上而下的方式設(shè)計的時候，VHDL( 像一種結(jié)構(gòu)化軟件設(shè)計語言) 是最有益的。生產(chǎn)力的真正增加稍后將會受到的影響，當(dāng)你已經(jīng)在 VHDL上更高地攀登學(xué)習(xí)曲線而且已經(jīng)累積一間可以再度使用 VHDL 成份的圖書館的時候。 當(dāng)你開始使用VHDL 提高生產(chǎn)力的時候，生產(chǎn)力增加也將會發(fā)生在隊成員之間的溝通而且當(dāng)你為模擬和設(shè)計可得的確認(rèn)利用比較有力的工具時候。除此之外， VHDL允許你在一個較多的抽象水平設(shè)計。代替把重心集中在門級的落實，你能向設(shè)計的動作功能發(fā)表演說。VHDL將會如何增加你的生產(chǎn)力? 借VHDL建立并且使用圖書館數(shù)據(jù)是容易普遍的。VHDL組件使設(shè)計重復(fù)使用讓你覺得自然。就如你發(fā)現(xiàn)可以再度使用密碼的利益，你將會很快找你自己方法思考使他們成為一般用途的方法。你對VHDL 陳述，寫手提式的密碼將會變成一個自動的反射。使用 VHDL 的另外重要的理由是電子設(shè)計自動化 (EDA) 的工具和在目標(biāo)技術(shù)方面的發(fā)展速度很快。使用一種標(biāo)準(zhǔn)的語言，像是 VHDL 能有效改善你無需再進入你的線路描述的更先進的工具 ( 舉例來說，從一個基本的廉價模擬器到一個更先進的) 機會。也再對準(zhǔn)對裝置目標(biāo) ( 舉例來說ASICs ， FPGAs 和合成物 PLDs) 的新類型的線路讓你由能力將會使用標(biāo)準(zhǔn)的設(shè)計進入方法改良。 VHDL時序電路設(shè)計特征： VHDL的大部分特征是為它支持時序電路而設(shè)計的，特別地，對“進程”，我們還將在第五章的VHDL部分利用它。本部分介紹一些其他的特征并給出一些如何利用的例子。更大得更全面的例子將在第八章的VHDL部分給出。反饋時序電路: 一個VHDL進程和跟蹤信號變化的模擬事件列表機制構(gòu)成了在VHDL中處理反饋時序電路的基礎(chǔ)。別忘了，反饋時序電路會隨著輸入信號的變化產(chǎn)生變化，而這些狀態(tài)的變化在一個反饋環(huán)中用狀態(tài)圖顯示出來，除非反饋環(huán)穩(wěn)定下來。在模擬中，這將用在事件列表中的模擬輸入信號的變化來顯示，而且，預(yù)定的進程會在δ時間段后返回，并且傳播這些變化直到不再有變化信號出現(xiàn)。表736就是一個用VHDL語言編寫的SR鎖存器的程序，其結(jié)構(gòu)體包括兩個并發(fā)語句，每一句都可以引發(fā)一個進程。這些進程互相地產(chǎn)生一個簡單的SR鎖存器的功能行為。VHDL仿真器足夠真實地處理當(dāng)SR同時變化的情況。會有很多的有趣的仿真結(jié)果在現(xiàn)在仿真過程中，只要你同時啟動S和R。回憶在536頁上的圖，那是一個真正的SR鎖存器，在上述情況下會引起振蕩或進入不可測狀態(tài)。這個狀態(tài)將會潛在永久地鎖定。每個語句的執(zhí)行將會啟動另一個語句的執(zhí)行，經(jīng)過一些重復(fù)，一個設(shè)計得非常好的仿真器就將顯示問題——在仿真時間到來時，δ延遲保持在先——并停止仿真?？雌饋?，表736所顯示的SR鎖存器在S和R同時復(fù)位時會產(chǎn)生一個‘U’輸出似乎很好，但事實上并非一定如此美妙。別忘了，對一個VHDL的編程者而言，語言是足夠強大的，以至可以輕松地描述一個具備某行為的模型，這個模型將利用VHDL的時間模型，這部分我們還沒有探討，在輸出變化太快的情況下，還未對所存器模型的復(fù)位時間和產(chǎn)生‘U’輸出進行模擬。記住，如果一個電路有可能進入不定狀態(tài)，就不能保證仿真器能檢測到，尤其是在大型的設(shè)計中，一個系統(tǒng)的設(shè)計最好地避免不定態(tài)的方式是仔細辨認(rèn)并保護它的不同步邊沿。 Library ieee。Use 。Entity vposdff isPort(CLK,CLR,D: in std_logic。Q,QN: out std_logic)。End vposdff。Architecture vposdff_arch of vposdff isBeginProcess(CLK,CLR)BeginIf CLR=’1’ then Q=’0’。QN=’1’。Elsif CLK’event and CLK=’1’ then Q=D。Qn=not D。End if。End process。End vposdff_arch。表737****‘U’想要什么****7．12．2 時鐘電路在實際設(shè)計時，用VHDL語言進行模擬的大多數(shù)數(shù)字設(shè)計是時序的、用邊沿觸發(fā)器的同步系統(tǒng)。除了我們所學(xué)的VHDL特征，還有一個特征需要描述邊沿觸發(fā)器的行為，而“事件屬性”可以被連接到一個信號，來產(chǎn)生一種布爾代數(shù)值，如果信號引發(fā)的事件能引起一個進程去執(zhí)行當(dāng)前的模擬循環(huán)，那么就對了，否則，就是錯誤的。用“事件屬性”，我們能模擬一個動態(tài)邊沿D觸發(fā)器的行為，如同在表737中描述的那樣。這里，同步清零CLR比時鐘電路的其他任何行為都優(yōu)先，因此在設(shè)計語句時，最先被檢測，如果滿足IF條件，那么就檢測ELSIF語句，在CLK的邊沿時，狀態(tài)語句將被執(zhí)行，記住，“CLK’EVENT”對CLK的任何變化都起作用，但“CLK=1”表示只在CLK上升沿才起作用，還有一些其他方式來構(gòu)建具有觸發(fā)器行為的進程和狀態(tài)。表738顯示了兩種方式來描述一個D觸發(fā)器（沒有CLR輸入）。 ProcessWait until CLK’event and CLK=’1’。Q=D。End process。Q=D when CLK’event and CLK=’1’ else Q。表738在一個時鐘電路的測試平臺有一件你需要做的事是產(chǎn)生一個系統(tǒng)時鐘信號，這可以輕松地完成，靠的是在一個進程中用一個循環(huán)。圖表739所示，其為一個100MHz的而且有60%是零值的循環(huán)時鐘信號。綜合工具你可能想知道一個分析工具是如何實現(xiàn)將表737或表738中的邊沿觸發(fā)器行為變成一個高效的觸發(fā)器行為的？大多數(shù)工具僅辨識少許穩(wěn)定的描述觸發(fā)行為的方式，而且在面向?qū)ο蠹夹g(shù)中把他們作為一個觸發(fā)器元件。在XILINX基本系列1。5版本軟件中的綜合分析工具能辨識“CLK’EVENT”和“CLK=1”的描述。也就是我們書中所描述的。除了給出的描述VHDL有許多不同的方式描述同一個功能，如在表738中所示?！禫HDL讀者指南》的作者Peter ashden(morgan kanfmann,1996)描述過這些內(nèi)容，并通過某些修改，在不同的工具中運行過。僅僅一種能綜合四種格式中的三種，大多數(shù)只能處理兩個。因此，你需要去學(xué)習(xí)你所用工具適合的描述方法。參考：Architecture TB_arch of TB is Signal MCLK: std_logic。Signal…declare other input and output signalsProcess –clock generatorBeginMCLK=1。start at 1 at time 0LoopMCLK=0 after 6ns。MCLK=1 after 4ns。End loop。End process。Process—generate the rest of the input stimuli, check outputsBegin……end。表739不定現(xiàn)象長期存在，而且很久以前就有。古希臘哲學(xué)家們在幾千年前就描述過不定現(xiàn)象。一些現(xiàn)代哲學(xué)家在他們所謂自由相冊的標(biāo)題中稱Devo sang為不定現(xiàn)象。美國國會今天仍然不能決定如何去拯救社會安全。在鎖存器中IBM集成電路設(shè)計首要注重的是掃描功能，不是觸發(fā)器。然而，還有其他類型也被應(yīng)用在其它舊式的分離的設(shè)計中（如果完全回到真空管邏輯時代）同樣，在現(xiàn)代的傳統(tǒng)VLSI設(shè)計中也用到。舉個例子，同步時序狀態(tài)機是通常的幾種脈沖模式電路的一個特殊例子。這種電路擁有一個或多個脈沖輸入，或某個時刻只有一個脈沖或是一個脈沖在多數(shù)狀態(tài)變化時產(chǎn)生或僅僅有脈沖才產(chǎn)生狀態(tài)變化或當(dāng)一個脈沖產(chǎn)生時，非脈沖輸入是穩(wěn)定的。在同步時許狀態(tài)機中，一個脈沖是指一個時鐘的觸發(fā)邊沿，然而用多脈沖輸入也可以設(shè)計電路，不僅是用通用邊沿觸發(fā)器甚至用存儲器元件也能設(shè)計，這些可能性在Mc克拉斯克的《邏輯設(shè)計原理》中有很好地描述。一種脈沖電路中特別重要的類型在Mc克拉斯克的書中也被討論到，其他的是二相鎖存機。一種在VLSI中可行的二相鎖存方式在卡瓦米德和寧康威合著的書《VLSI系統(tǒng)導(dǎo)論》（1980年，愛迪生為斯里出版社）有討論過。這些狀態(tài)機基本上減少了在邊沿觸發(fā)器中的潛在危險，方式是用一對待非重疊時鐘的有使能端的鎖存器來實現(xiàn)。在高級邏輯是教材中討論過專業(yè)或半專業(yè)的狀態(tài)圖的化簡方法，包括Mc克拉斯克1986年寫的書，更多的數(shù)學(xué)上的關(guān)于這些方式的討論和其他時序機的理論上的觀點在《開關(guān)轉(zhuǎn)換及有限自動化理論》（1978，第二版）中有過描述，如同在本章中討論的，不正常的狀態(tài)圖會產(chǎn)生一個模糊的次態(tài)行為的描述?！癐FTHENELSE”是VHDL中的結(jié)構(gòu)，如ABEL和VHDL能減少這種模糊。但它們不是最先完成這任務(wù)的?！皵?shù)字狀態(tài)機”（ASM）標(biāo)注即一種與“IFTHENELSE”等同的流圖式的描述方法。在25年前就出現(xiàn)過，因此，ASM圖在HewlettPackard實驗室被首先開發(fā)，發(fā)明者是托馬斯?E?奧本，繼而由奧本的大學(xué)同學(xué)克里斯特法R克拉爾的書《用狀態(tài)機設(shè)計邏輯系統(tǒng)》中被深入地發(fā)展了。用ASM圖設(shè)計和綜合的方法很快在各種教材中出現(xiàn)，《數(shù)字設(shè)計藝術(shù)》《數(shù)字設(shè)計》，同樣在你正在讀的書的前兩版中也寫入了。另外一個需要說明的關(guān)于描述狀態(tài)機的是傳統(tǒng)狀態(tài)圖的擴展，被稱為MDS圖，《數(shù)字設(shè)計的工程方法》中發(fā)明。ASM圖和MDS圖現(xiàn)在絕大部分被HDL語言和他們的編譯器代替。許多數(shù)字設(shè)計適合各種CAD環(huán)境，包括電路圖設(shè)計工具，不幸地是，這些環(huán)境只支持傳統(tǒng)的狀態(tài)圖，是一個設(shè)計者很容易設(shè)計一個產(chǎn)生次態(tài)模糊行為的設(shè)計。因此，我個人建議是，你最好遠離狀態(tài)圖設(shè)計而堅持用HDL來設(shè)計你的狀態(tài)機。我們這里提過同步時序與狀態(tài)機測試矢量結(jié)合的重要性，確實，有一種關(guān)于同步時序的發(fā)展很完備但又幾乎被忘記的理論和實踐，其稍遜于“家庭實驗室”，這被傅立德瑞克C亨利在書《邏輯機的有限狀態(tài)模式》（1968年出版）中講述過。除非在你的書架上有這本經(jīng)典的書，而且知道如何利用它，請要記住在你設(shè)計的每個狀態(tài)機的輸入端加一個復(fù)位輸入。