大型完整系統(tǒng)設(shè)計實例-交通燈和頻率計-資料下載頁
2025-01-07 05:14本頁面
【正文】 39。139。 THEN 1 Hz時鐘二分頻 Div2CLK=NOT Div2CLK； END IF ； END PROCESS； PROCESS ( CLK， Div2CLK ) BEGIN IF CLK= 39。039。 AND Div2CLK = 39。039。 THEN 產(chǎn)生計數(shù)器清零信號 CLR_CNT= 39。139。； ELSE CLR_CNT= 39。039。 ； END IF； END PROCESS； LOAD=NOT Div2CLK； TSTEN=Div2CLK； END ART； 4) 數(shù)字頻率計的源程序 LIBRARY IEEE； USE ； ENTITY FREQ IS PORT(FSIN： IN STD_LOGIC； CLK： IN STD_LOGIC； DOUT： OUT STD_LOGIC_VECTOR(31 DOWNTO 0))； END FREQ； ARCHITECTURE ART OF FREQ IS COMPONENT CNT10 待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義 PORT(CLK， CLR， ENA： IN STD_LOGIC； CQ： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT： OUT STD_LOGIC)； END COMPONENT； COMPONENT REG32B 待調(diào)用的 32位鎖存器端口定義 ．．． COMPONENT TESTCTL 待調(diào)用的測頻控制信號發(fā)生器端口定義 ．．． SIGNAL TSTEN： STD_LOGIC； SIGNAL CLR_CNT： STD_LOGIC； SIGNAL LOAD： STD_LOGIC； SIGNAL CARRY1： STD_LOGIC； SIGNAL CARRY2： STD_LOGIC； SIGNAL CARRY3： STD_LOGIC； SIGNAL CARRY4： STD_LOGIC； SIGNAL CARRY5： STD_LOGIC； SIGNAL CARRY6： STD_LOGIC； SIGNAL CARRY7： STD_LOGIC； SIGNAL CARRY8： STD_LOGIC； SIGNAL DIN： STD_LOGIC_VECTOR(31 DOWNTO 0)； BEGIN U0： TESTCTL PORT MAP(CLK=CLK， TSTEN=TSTEN， CLR_CNT=CLR_CNT， LOAD=LOAD)； U1： CNT10 PORT MAP(CLK=FSIN， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (3 DOWNTO 0)， CARRY_OUT=CARRY1)； U2： CNT10 PORT MAP(CLK=CARRY1， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (7 DOWNTO 4)， CARRY_OUT=CARRY2)； U3： CNT10 PORT MAP(CLK=CARRY2， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (11 DOWNTO 8)， CARRY_OUT=CARRY3)； U4： CNT10 PORT MAP(CLK=CARRY3， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (15 DOWNTO 12)， CARRY_OUT=CARRY4)； U5： CNT10 PORT MAP(CLK=CARRY4， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (19 DOWNTO 16)， CARRY_OUT=CARRY5)； U6： CNT10 PORT MAP(CLK=CARRY5， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (23 DOWNTO 20)， CARRY_OUT=CARRY6)； U7： CNT10 PORT MAP(CLK=CARRY6， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (27 DOWNTO 24)， CARRY_OUT=CARRY7)； U8： CNT10 PORT MAP(CLK=CARRY7， CLR=CLR_CNT， ENA=TSTEN， CQ=DIN (31 DOWNTO 28)， CARRY_OUT=CARRY8)； U9： REG32B PORT MAP(LOAD=LOAD， DIN=DIN(31 DOWNTO 0)， DOUT=DOUT)； END ART； 3. 硬件邏輯驗證 選擇實驗電路結(jié)構(gòu)圖 ， 測頻控制器時鐘信號 CLK(1 Hz)可接 CLOCK1， 待測頻 FSIN可接 CLOCK0， 8位數(shù)碼顯示輸出DOUT[31..0]接 PIO47~PIO16。 進行硬件驗證時方法如下：選擇實驗模式 0，測頻控制器時鐘信號 CLK與 CLOCK1信號組中的 1 Hz信號相接，待測頻 FSIN與 CLOCK0信號組中的某個信號相接，數(shù)碼管應顯示來自CLOCK0的頻率。
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