【正文】 作，即都是寫，只不過(guò)擦除是固定寫“ 1”而已。因此，在擦除時(shí)，數(shù)據(jù)輸入是 TTL高電平。在以字節(jié)為單位進(jìn)行擦除和寫入時(shí)， CE為低電平， OE為高電平，從 VPP端輸入編程脈沖，寬度最小為 9 ms，最大為 70 ms，電壓為 21 V。為保證存儲(chǔ)單元能長(zhǎng)期可靠地工作，編程脈沖要求以指數(shù)形式上升到 21 V。 第 5章半導(dǎo)體存儲(chǔ)器 3) 片擦除方式 當(dāng) 2816需整片擦除時(shí)，也可按字節(jié)擦除方式將整片 2 KB逐個(gè)進(jìn)行，但最簡(jiǎn)便的方法是依照表 53，將 CE和 VPP按片擦除方式連接，將數(shù)據(jù)輸入引腳置為 TTL高電平，而使引腳電壓達(dá)到9～ 15 V，則約經(jīng) 10 ms，整片內(nèi)容全部被擦除，即 2 KB的內(nèi)容全為 FFH。 4) 備用方式 當(dāng) 2816的 CE端加上 TTL高電平時(shí)，芯片處于備用狀態(tài)， OE控制無(wú)效，輸出呈高阻態(tài)。在備用狀態(tài)下，其功耗可降到 55％。 第 5章半導(dǎo)體存儲(chǔ)器 3. 2817A EEPROM 在工業(yè)控制領(lǐng)域，常用 2817A EEPROM，其容量也是 2 K 8 bit，采用 28腳封裝，它比 2816多一個(gè) RDY/BUSY引腳，用于向 CPU提供狀態(tài)。擦寫過(guò)程是當(dāng)原有內(nèi)容被擦除時(shí)，將RDY/BUSY引腳置于低電平，然后再將新的數(shù)據(jù)寫入，完成此項(xiàng)操作后，再將 RDY/BUSY引腳置于高電平， CPU通過(guò)檢測(cè)此引腳的狀態(tài)來(lái)控制芯片的擦寫操作，擦寫時(shí)間約 5 ns。 2817A的特點(diǎn)是片內(nèi)具有防寫保護(hù)單元。它適于現(xiàn)場(chǎng)修改參數(shù)。 2817A引腳見(jiàn)圖 。 第 5章半導(dǎo)體存儲(chǔ)器 圖5.15 2817A引腳圖 12345678910111213142827262524232221201918171615VCCNCA7A6A5A4A3A2A1A0D0D1D2G N DWENCA8A9NCOEA10CED7D6D5D4D3B/R第 5章半導(dǎo)體存儲(chǔ)器 圖中， R/B是 RDY/BUSY的縮寫，用于指示器件的準(zhǔn)備就緒 /忙狀態(tài)， 2817A使用單一的 +5 V電源，在片內(nèi)有升壓到 +21 V的電路，用于原 VPP引腳的功能，可避免 VPP偏高或加電順序錯(cuò)誤引起的損壞， 2817A片內(nèi)有地址鎖存器、數(shù)據(jù)鎖存器，因此可與 8088/808 803 8096等 CPU直接連接。 2817A片內(nèi)寫周期定時(shí)器通過(guò) RDY/BUSY引腳向 CPU表明它所處的工作狀態(tài)。在正在寫一個(gè)字節(jié)的過(guò)程中，此引腳呈低電平，寫完以后此引腳變?yōu)楦唠娖健?2817A中 RDY/BUSY引腳的這一功能可在每寫完一個(gè)字節(jié)后向 CPU請(qǐng)求外部中斷來(lái)繼續(xù)寫入下一個(gè)字節(jié)，而在寫入過(guò)程中，其數(shù)據(jù)線呈高阻狀態(tài)，故 CPU可繼續(xù)執(zhí)行其程序。 第 5章半導(dǎo)體存儲(chǔ)器 因此采用中斷方式既可在線修改內(nèi)存參數(shù)而又不致影響工業(yè)控制計(jì)算機(jī)的實(shí)時(shí)性。 2817A讀取時(shí)間為 200 ns，數(shù)據(jù)保存時(shí)間接近 10年，但每個(gè)單元允許擦寫 104次，故要均衡地使用每個(gè)單元，以提高其壽命。 2817A的工作方式如表 54所示。 此外， 2864A是 8 K 8 bit的 EEPROM，其性能更優(yōu)越，每一字節(jié)擦寫時(shí)間為 5 ns， 2864A只需 2 ms，讀取時(shí)間為 250 ns，其引腳與 2764兼容。 第 5章半導(dǎo)體存儲(chǔ)器 表 54 2817A工作方式選擇表 引腳 CE OE WE BUSY方式 RDY/ 數(shù)據(jù)線功能 讀 低 低 高 高阻 輸出 維持 高 無(wú)關(guān) 無(wú)關(guān) 高阻 高阻 字節(jié)寫入 低 高 低 低 輸入 字節(jié)擦除 字節(jié)寫入前自動(dòng)擦除 第 5章半導(dǎo)體存儲(chǔ)器 CPU與存儲(chǔ)器的連接 連接時(shí)應(yīng)注意的問(wèn)題 在微型計(jì)算機(jī)中， CPU對(duì)存儲(chǔ)器進(jìn)行讀寫操作，首先由地址總線給出地址信號(hào)，然后發(fā)出讀寫控制信號(hào)，最后才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)的讀寫。所以， CPU與存儲(chǔ)器連接時(shí)，地址總線、數(shù)據(jù)總線和控制總線都要連接。在連接時(shí)應(yīng)注意以下 3個(gè)問(wèn)題。 第 5章半導(dǎo)體存儲(chǔ)器 1. CPU總線的帶負(fù)載能力 CPU在設(shè)計(jì)時(shí)，一般輸出線的帶負(fù)載能力為 1個(gè) TTL。現(xiàn)在存儲(chǔ)器為 MOS管，直流負(fù)載很小，主要是電容負(fù)載，故在簡(jiǎn)單系統(tǒng)中， CPU可直接與存儲(chǔ)器相連，而在較大系統(tǒng)中，可加驅(qū)動(dòng)器再與存儲(chǔ)器相連。 第 5章半導(dǎo)體存儲(chǔ)器 2. CPU時(shí)序與存儲(chǔ)器存取速度之間的配合 CPU的取指周期和對(duì)存儲(chǔ)器讀寫都有固定的時(shí)序，由此決定了對(duì)存儲(chǔ)器存取速度的要求。具體地說(shuō)， CPU對(duì)存儲(chǔ)器進(jìn)行讀操作時(shí)， CPU發(fā)出地址和讀命令后，存儲(chǔ)器必須在限定時(shí)間內(nèi)給出有效數(shù)據(jù)。而當(dāng) CPU對(duì)存儲(chǔ)器進(jìn)行寫操作時(shí)，存儲(chǔ)器必須在寫脈沖規(guī)定的時(shí)間內(nèi)將數(shù)據(jù)寫入指定存儲(chǔ)單元，否則就無(wú)法保證迅速準(zhǔn)確地傳送數(shù)據(jù)。 第 5章半導(dǎo)體存儲(chǔ)器 3. 存儲(chǔ)器組織、地址分配 在各種微型計(jì)算機(jī)系統(tǒng)中，字長(zhǎng)有 8位、 16位或 32位之分，可是存儲(chǔ)器均以字節(jié)為基本存儲(chǔ)單元，如欲存儲(chǔ)一個(gè) 16位或 32位數(shù)據(jù)，就要放在連續(xù)的幾個(gè)內(nèi)存單元中，這種存儲(chǔ)器稱為“字節(jié)編址結(jié)構(gòu)”。 8028 80386 CPU是把 16位或 32位數(shù)的低字節(jié)放在低地址 (偶地址 )存儲(chǔ)單元中。 第 5章半導(dǎo)體存儲(chǔ)器 此外，內(nèi)存又分為 ROM區(qū)和 RAM區(qū)，而 RAM區(qū)又分為系統(tǒng)區(qū)和用戶區(qū)，所以內(nèi)存地址分配是一個(gè)重要問(wèn)題。 例如， Z80或 8085CPU地址線為 16根，尋址范圍為 64 KB。Z80TP801單板計(jì)算機(jī)的 ROM區(qū)地址為 0000H～ 1FFFH，這一區(qū)域存放監(jiān)控程序等，用戶區(qū) (RAM)地址為 2022H以后。而IBMPC機(jī)的 ROM區(qū)卻放在高地址區(qū) (詳見(jiàn)本章第 5節(jié) )。 第 5章半導(dǎo)體存儲(chǔ)器 典型 CPU與存儲(chǔ)器的連接 1. 地址譯碼器 74LS138 將 CPU與存儲(chǔ)器連接時(shí)，首先根據(jù)系統(tǒng)要求，確定存儲(chǔ)器芯片地址范圍，然后進(jìn)行地址譯碼，譯碼輸出送給存儲(chǔ)器的片選引腳 CS。譯碼器常采用 74LS138電路。圖 的引腳和譯碼邏輯框圖。由圖可看到，譯碼器 74LS138的工作條件是 G1=1， G2A=0， G2B=0，譯碼輸入端為 C、 B、 A，故輸出有八種狀態(tài)，因規(guī)定 CS低電平選中存儲(chǔ)器，故譯碼器輸出也是低電平有效。當(dāng)不滿足編譯條件時(shí)， 74LS138輸出全為高電平，相當(dāng)于譯碼器未工作。 74LS138的真值表如表 55所示。 第 5章半導(dǎo)體存儲(chǔ)器 圖 74LS138引腳和譯碼邏輯圖 12345678161514131211109VCCABCG1GND0Y7Y2BG2AG1Y2Y3Y4Y5Y6Yamp。譯碼電路2AGG12BGCBAEN7Y0Y…第 5章半導(dǎo)體存儲(chǔ)器 表 55 74LS138譯碼器真值表 2Y3Y4Y5Y6Y7Y0Y G1 C B A 譯碼輸出 1 0 0 0 0 0 =0，其余為 1 1 0 0 0 0 1 =0，其余為 1 1 0 0 0 1 0 =0，其余為 1 1 0 0 0 1 1 =0，其余為 1 1 0 0 1 0 0 =0，其余為 1 1 0 0 1 0 1 =0，其余為 1 1 0 0 1 1 0 =0，其余為 1 1 0 0 1 1 1 =0，其余為 1 不是上述情況 ～ 全為 1 7Y0Y1YAG2 BG2第 5章半導(dǎo)體存儲(chǔ)器 2. CPU與存儲(chǔ)器的連接 第 5章半導(dǎo)體存儲(chǔ)器