[信息與通信]雙極等特殊工藝-資料下載頁(yè)
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【正文】 PN管的使用 。 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 52 以 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 ? N阱 CMOSNPN體硅襯底結(jié)構(gòu)剖面圖 BCEN+N+P+P+P M O SP S U BN M O SN+N+PN阱N阱縱 向 N P N2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 53 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 與以 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝相比 ， 優(yōu)點(diǎn)包括 ： （ 1） 工藝中添加了基區(qū)摻雜的工藝步驟 ，這樣就形成了較薄的基區(qū) ， 提高了 NPN晶體管的性能； 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 54 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 （ 2） 制作 NPN管的 N阱將 NPN管與襯底自然隔開(kāi) ， 這樣就使得 NPN晶體管的各極均可以根據(jù)需要進(jìn)行電路連接 ，增加了 NPN晶體管應(yīng)用的靈活性 。 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 55 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 它的缺點(diǎn) 是： NPN管的集電極串聯(lián)電阻還是太大 ， 影響雙極器件的驅(qū)動(dòng)能力 。 如果以 P+Si為襯底 ， 并在 N阱下設(shè)置 N+隱埋層 ， 然后進(jìn)行P型外延 ， 可使 NPN管的集電極串聯(lián)電阻減小5?6倍 ， 還可以使 CMOS器件的抗閂鎖性能大大提高 。 其結(jié)構(gòu)如下圖 。 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 56 N阱 CMOSNPN外延襯底結(jié)構(gòu)剖面圖 BCEP+P+P M O SN+PN阱N阱縱 向 N P N S U BP+N+N+N M O SP－e p iN+N+ B L N+ B L2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 57 雙極工藝為基礎(chǔ)的 BiCMOS工藝 （ 1） 以 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 中，影響B(tài)iCMOS電路性能的 主要是雙極型器件 。顯然，若以雙極工藝為基礎(chǔ)，對(duì)提高雙極型器件的性能是有利的。 （ 2） 這種結(jié)構(gòu) 克服了以 P阱 CMOS工藝為基礎(chǔ)的BiCMOS結(jié)構(gòu)的缺點(diǎn) ， 而且還可以用此工藝獲得對(duì)高壓、大電流很有用的縱向 PNP管和LDMOS及 VDMOS結(jié)構(gòu)，以及在模擬電路中十分有用的 I2L等器件結(jié)構(gòu)。 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 58 三種以 PN結(jié)隔離雙極型工藝為基礎(chǔ)的 P阱 BiCMOS器件結(jié)構(gòu)剖面圖 ： P M O SN+P+P+N+ S U BPP PN+N+N+P M O SGSDPNG SDN+N+N M O SP 阱N+P+P+P+N+＋－齊 納 二 極 管PP S U BPPN+B EV P N PN+PPPC ECBL P N PP+PN+C E BN P NN+N+GSDGSDN+P+P－N M O SP+N+N－PDSSGN+P+P－BCBEB J TV D M O SN+P+P－2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 59 以雙極工藝為基礎(chǔ)的雙阱 BiCMOS工藝 ?這種結(jié)構(gòu)的特點(diǎn)是采用 N＋ 及 P＋ 雙埋層雙阱結(jié)構(gòu) ，采用 薄外延層 來(lái)實(shí)現(xiàn)雙極器件的 高截止頻率 和 窄隔離寬度 。 ?此外，利用 CMOS工藝的 第二層多晶硅 做雙極器件的多晶硅發(fā)射極，不必增加工藝就能形成 淺結(jié)和小尺寸發(fā)射極 。 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 60 雙埋層雙阱 BiCMOS工藝器件結(jié)構(gòu)剖面圖 以雙極工藝為基礎(chǔ)的雙埋層雙阱 BiCMOS工藝的器件結(jié)構(gòu)剖面圖 PCP S U BN+N阱N+N+EBP阱N+N阱P+P+P+N+N+阱PP+外延層N M O SP M O S2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 61 預(yù)習(xí)下節(jié)課： ?第 5章 集成電路版圖設(shè)計(jì) 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 62 本小節(jié)結(jié)束 (1~62) ?謝謝 ! 2021/11/10 《集成電路設(shè)計(jì)基礎(chǔ)》 63
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