版圖的匹配和抗干擾設(shè)計-資料下載頁
2025-10-07 14:06本頁面
【正文】 D1 S D2 匹配設(shè)計 ? 降低系統(tǒng)失配的例子 –匹配晶體管與其他晶體管保持相當(dāng)距離，以免引起背柵摻雜濃度的變化，導(dǎo)致閾值電壓和跨導(dǎo)的變化 d d d d d d 2倍阱深！ 抗干擾設(shè)計 ? 數(shù)?；旌想娐返陌鎴D布局 ? 屏蔽 ? 濾波 抗干擾設(shè)計 ? 數(shù)?；旌霞呻娐分械陌鎴D布局 – 模擬和數(shù)字電源地的分離 – 模擬電路和數(shù)字電路、模擬總線和數(shù)字總線盡量分開而不交叉混合 – 根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序 Analog Power Digital Power Digital Analog 抗干擾設(shè)計 ? 電容的屏蔽 電路中的高阻接點接上極板，以減小寄生和屏蔽干擾；電容下面用接地的阱來屏蔽襯底噪聲 CAP 此地應(yīng)為“干凈”地！可獨立接出，不與其他電路共享 抗干擾設(shè)計 ? 敏感信號線的屏蔽 增大線間距 周圍放置地線 抗干擾設(shè)計 ? 敏感信號線的屏蔽 包圍屏蔽 缺點： 到地的寄生電容較大； 加大了布線的難度 抗干擾設(shè)計 ? 敏感電路的屏蔽 –用接地的保護(hù)環(huán) (guard ring) –保護(hù)環(huán)應(yīng)接“干凈”的地 – N阱較深，接地后可用來做隔離 Pdiff Nwell 抗干擾設(shè)計 ? 加濾波電容 – 電源線上和版圖空余地方可填加 MOS電容進(jìn)行電源濾波 – 對模擬電路中的偏置電壓和參考電壓加多晶電容進(jìn)行濾波 偏置 參考 抗干擾設(shè)計 ? 加濾波電容 – 電源線上和版圖空余地方可填加 MOS電容進(jìn)行電源濾波 – 對模擬電路中的偏置電壓和參考電壓加多晶電容進(jìn)行濾波 PP CAP MOS CAP
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