[工學(xué)]第七章_有限狀態(tài)機設(shè)計-資料下載頁
2024-10-13 14:18本頁面
【正文】 _LOGIC_VECTOR(4 DOWNTO 0))。 END MEALY2。 ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4)。 SIGNAL STX : states 。 SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 BEGIN COMREG : PROCESS(CLK,RESET) 決定轉(zhuǎn)換狀態(tài)的進程 BEGIN IF RESET =39。139。 THEN STX = ST0。 ELSIF CLK39。EVENT AND CLK = 39。139。 THEN 接下頁 CASE STX IS WHEN st0= IF DATAIN = 39。139。 THEN STX = st1。 END IF。 WHEN st1= IF DATAIN = 39。039。 THEN STX = st2。 END IF。 WHEN st2= IF DATAIN = 39。139。 THEN STX = st3。 END IF。 WHEN st3= IF DATAIN = 39。039。 THEN STX = st4。 END IF。 WHEN st4= IF DATAIN = 39。139。 THEN STX = st0。 END IF。 WHEN OTHERS = STX = st0。 END CASE 。 END IF。 END PROCESS COMREG 。 COM1: PROCESS(STX,DATAIN,CLK) 輸出控制信號的進程 VARIABLE Q2 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 BEGIN CASE STX IS WHEN st0 = IF DATAIN = 39。139。 THEN Q2 := 10000 。 ELSE Q2 := 01010 。 END IF 。 接下頁 接上頁 WHEN st1 = IF DATAIN = 39。039。 THEN Q2 := 10111 。 ELSE Q2:=10100 。 END IF 。 WHEN st2 = IF DATAIN = 39。139。 THEN Q2 := 10101 。 ELSE Q2:=10011 。 END IF 。 WHEN st3= IF DATAIN = 39。039。 THEN Q2 := 11011 。 ELSE Q2:=01001 。 END IF 。 WHEN st4= IF DATAIN = 39。139。 THEN Q2 := 11101 。 ELSE Q2:=01101 。 END IF 。 WHEN OTHERS = Q2:=00000 。 END CASE 。 IF CLK39。EVENT AND CLK = 39。139。 THEN Q1=Q2。 END IF。 END PROCESS COM1 。 Q = Q1 。 END behav。 接上頁 圖 711 例 76狀態(tài)機工作時序圖 將輸出信號 Q由時鐘信號鎖存后再輸出，可 改善 輸出信號。 保證不出現(xiàn)毛刺的方法是 用一個進程來描述電路 。 ? 作業(yè) ( 二人一組任選 1題，上繳 vhd_ 需有注釋和 scf文件， doc設(shè)計文檔 ) ? p202_71~75 ? 預(yù)習(xí) ? p142_實驗 52_必做 ? p144_實驗 53_選作 ? 上交第四章設(shè)計題 （ vhd_需有注釋語句和scf文件， doc設(shè)計文檔） 實 驗 實驗 72 用狀態(tài)機實現(xiàn)對 ADC0809的采樣控制電路 （ 1） 實驗?zāi)康模?學(xué)習(xí)用狀態(tài)機實現(xiàn)對 A/D轉(zhuǎn)換器ADC0809的采樣控制電路 。 （ 2） 實驗原理： ADC0809的采樣控制原理已在 節(jié)中作了詳細(xì)說明 。 （ 3） 實驗內(nèi)容和步驟： 在 例 72基礎(chǔ)上參考 《 KHF4型實驗指導(dǎo)書 》 實驗十一進行修改 ， Assign/Device 為 EP1K100QC2083后 ， Compiler， Simulator （ End time_100us,clk_200ns,Eoc_20us） Assign/Pin （參考實驗書 p17～ 19） Node name pin Add D0～ D7 24～ 31 CLK 80 EOC 39 ALE 19 OE 17 LOCK0 40（ 0809的時鐘輸入端） ADD0～ 2 36～ 38 OUTa0～ 6 142～ 144， 147～ 150 OUTa7～ 13 158～ 164 鎖定后， Compiler； 運行 CPLD2021， 確定串口通信正常后，指定下載文件，下載至 FPGA； 在開發(fā)裝置上驗證結(jié)果。 ? 預(yù)習(xí) ? 第三章（主要為 p30～ 48）
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