【導讀】本章首先對建立用戶約束文件的方法和設計分區(qū)進行了介紹。隨后，本章對ISE設計流程的實現(xiàn)過程進行了詳細的介紹，介紹了屬性參數(shù)的設置以及查看時序報告的方法。計進行時序仿真分別使用了Modelsim仿真器和ISE仿真器完成。上，進行布局布線，達到在選定器件上實現(xiàn)設計的目的。射到器件單元與布局布線。件的底層結(jié)構(gòu)和硬件原語。映射的主要作用是將設計映射到具體型號的器件上。束和物理約束，對設計模塊進行實際的布局，并根據(jù)設計連接，前幾章仿真設計的秒表系統(tǒng)，包括5個輸入：CLK，RESET，如果已經(jīng)通過原理圖或HDL輸。入創(chuàng)建了工程，并設計輸入了源文件和EDIF網(wǎng)表文件。VHDL中，分區(qū)設置是基于實體構(gòu)造。分區(qū)自動識別輸入源的變化，包括HDL的改變，約

　　

【正文】 如果必要，展開窗口，將窗口最大化以便更好的觀察波形； 右擊 Wave窗口，單擊 Insert Divider； 在分配器名稱欄輸入 DCM Signals； 單擊并拖拽新創(chuàng)建的分配器到 CLKIN信號的上方； 第九章 ● 設計實現(xiàn)和時序仿真 信號分類 需要注意的是，拉伸波形第一列，清晰地觀察信號。通過選擇 Tools Options Wave Preferences可以關閉信號名稱項。在顯示信號路徑欄輸入 2，單擊 OK； 圖 ； 圖 波形顯示窗口 第九章 ● 設計實現(xiàn)和時序仿真 信號分類 注意，對于新添加的信號波形并沒有顯示出來。這是因為Modelsim沒有對這些信號數(shù)據(jù)進行記錄。缺省狀態(tài)下，在運行仿真過程中， Modelsim只記錄那些已添加到 Wave窗口中的信號數(shù)據(jù)。因此，當添加新信號到 Wave窗口之后，需要重新運行仿真。 第九章 ● 設計實現(xiàn)和時序仿真 仿真運行 下面給出，重啟和重新運行仿真的步驟： 單擊 Restart Simulation圖標； 打開重啟對話框，單擊 Restart。根據(jù) ModelSim命令提示，輸入 run 2020ns，按 Enter鍵； 仿真持續(xù)運行 2020ns。在 Wave窗口將看到 DCM波形； 第九章 ● 設計實現(xiàn)和時序仿真 仿真運行 圖 波形顯示窗口 第九章 ● 設計實現(xiàn)和時序仿真 信號分析 分析 DCM信號來驗證它是否按所希望的情況工作。 CLK0需要設置為 50Mhz， CLKFX應該設成 26Mhz。在 LOCKED信號變高之后，應該對 DCM信號進行分析。在 LOCKED信號變高之前，DCM信號輸出是不正確的。 Modelsim可以添加光標，從而精確測量信號間的距離。下面給出測量 CLK0信號的步驟： 第九章 ● 設計實現(xiàn)和時序仿真 信號分析 選擇 Add Cursor兩次，在波形觀察窗口放置兩個指針； 在 LOCKED信號變高后，單擊并拖拉第一個指針到 CLK0信號的上升沿； 單擊并拖拉第二個指針到第一個指針的右側(cè)； 單擊 Find Next Transition圖標兩次，移動指針到 CLK0信號的下一個上升沿； 觀看波形底部，查看兩指針間的距離。測量時每秒應該讀20200次，即 50Mhz， test bench的輸入頻率，也是 DCM CLK0的輸出； 按照同樣的步驟測量 CLKFX。測量時每秒應該讀 38462次，即大約 26Mhz； 第九章 ● 設計實現(xiàn)和時序仿真 結(jié)果保存 ModelSim仿真器可以在 Wave窗口保存信號列表。在添加新信號后，或者仿真被重運行后保存信號列表。每次啟動仿真，所存的信號列表就會被加載。下面給出結(jié)果保存的步驟： 在 Wave窗口，選擇 File Save Format； 在 Save Format對話框，對文件進行重命名，將 為 ； 單擊 Save； 重新運行仿真，在 wave窗口選擇 File Load重新加載文件； 第九章 ● 設計實現(xiàn)和時序仿真 使用 ISE仿真器進行時序仿真 設置屬性 通過以下的步驟完成基于 ISE仿真工具的仿真過程的屬性設置： 在 Sources標簽下，選擇 PostRoute Simulation； 選擇 test bench文件 (stopwatch_tb)； 在 Processes下，單擊 Xilinx ISE仿真器處的 +，將其分層展開； 右擊 Simulate PostPlace amp。 Route Model，并選擇 Properties； 選擇 Simulation Model Properties類。這些參數(shù)設置 NetGen在生成仿真網(wǎng)表時使用的選項； 第九章 ● 設計實現(xiàn)和時序仿真 設置屬性 確保設置顯示級別到 Advanced。默認使用缺省仿真模型參數(shù)； 選擇 ISE Simulator Properties類。參數(shù)如圖 。這些參數(shù)設置仿真器運行時序仿真的相關選項； 圖 ISE仿真工具參數(shù)設置 第九章 ● 設計實現(xiàn)和時序仿真 設置屬性 在 Simulation Properties下，設置 Simulation Run Time到2020ns； 單擊 OK，關閉 Process Properties對話框； 第九章 ● 設計實現(xiàn)和時序仿真 運行仿真 啟動時序仿真，雙擊 Processes下的 Simulate PostPlace and Route Model。當仿真過程運行時， Project Navigator自動運行NetGen，利用布局布線設計生成一個時序仿真模型。 ISE仿真器編譯源文件，加載設計，運行仿真。 需要注意的是，本設計大部分運行在 100Hz，需要占用很長時間來進行仿真。因此，在進行短時間的仿真時計數(shù)器看起來好像沒有工作。檢測 DCM信號來驗證是否正確工作。 第九章 ● 設計實現(xiàn)和時序仿真 信號添加 在仿真期間觀察信號，必須將它們添加到波形窗口。 ISE自動添加所有的頂層端口到 waveform窗口中。 Sim Hierarchy窗口將顯示所有的外部（頂層 l端口）和內(nèi)部信號。下面的過程解釋了如何在設計層添加額外的信號。下面給出添加 DCM信號到波形窗口的步驟： 在 Sim Hierarchy窗口，單擊 uut附近的 +號展開層次； 如圖 ，在 Sim Hierarchy窗口中右鍵單擊，選擇 Find。在Find Signal對話框中鍵入 locked，單擊 OK。選擇DCM_SP_INST/LOCKED信號，單擊 OK； 第九章 ● 設計實現(xiàn)和時序仿真 信號添加 圖 VHDL流程的 Sim分層結(jié)構(gòu) 第九章 ● 設計實現(xiàn)和時序仿真 信號添加 Sim Hierarchy窗口中原理圖或 VHDL流程中信號名和布局可能不同； 從 Sim Hierarchy窗口單擊并拖拽 LOCKED到 waveform窗口； 從 SIM Hierarchy窗口單擊并拖拽下面的 X_DCM_SP（ RST、 CLKFX、 CLK0、 CLKIN）信號到波形窗口（注意：按住 Ctrl鍵可以選擇多個信號）。信號名或者完全層次顯示或者以縮略名顯示（省略了層次信息）。下面給出改變信號名的顯示步驟： 第九章 ● 設計實現(xiàn)和時序仿真 信號添加 圖 仿真結(jié)果波形 第九章 ● 設計實現(xiàn)和時序仿真 信號添加 右擊 waveform窗口所需的信號，按照需要選擇長名或者縮略名。如圖 ，拉伸波形第一列以便清楚地查看信號。 注意對于新添加的信號波形沒有顯示出來。這是因為 ISE仿真器沒有記錄這些信號的數(shù)據(jù)。當仿真正在運行時， ISE仿真器只記錄那些已被添加到 waveform窗口中的信號的數(shù)據(jù)。因此，當新信號被添加到 waveform窗口，需要重新運行仿真； ２、重啟和重新運行仿真單擊 Restart Simulation圖標； ３、根據(jù) Sim Console命令提示，輸入 run 2020ns，輸入 Enter鍵。仿真將運行 2020ns， Simulation窗口將顯示出 DCM波形； 第九章 ● 設計實現(xiàn)和時序仿真 信號分析 DCM信號可以經(jīng)過分析，驗證其是否按所希望的狀態(tài)工作。CLK0需要 50Mhz,CLKFX應該為 26Mhz。 LOCKED信號變高之后，可以對 DCM信號進行分析。 ISE仿真器可以通過添加指針來仔細測量兩信號間的距離。下面給出測量 CLK0的步驟： 第九章 ● 設計實現(xiàn)和時序仿真 信號分析 右擊 wave窗口，選擇 Add Measure。光標變成一個向上箭頭形式； 在 LOCKED信號變高后，單擊 CLK0的上升沿。波形上將出現(xiàn) 兩個垂直標記。如圖 ，單擊并拖拽第二個標記到 CLK0信號的下一個上升沿； 需要注意，放大顯示比例，將標志精確的放在時鐘邊沿。查看兩個標志的時間值，確定兩個時鐘沿間的距離； 測量讀數(shù)單位為 20ns。轉(zhuǎn)換成頻率為 50Mhz，是 test bench的輸入頻率，同時也是 DCM CLK0的輸出；圖 添加時間標記 按照同樣的步驟測量 CLKFX。測量讀數(shù)單位 ，相當于26Mhz。時序仿真完成便可以準備對器件進行編程了； 第九章 ● 設計實現(xiàn)和時序仿真 信號分析 圖 添加時間標記 第九章 ● 說明 ISE的實現(xiàn)過程中所包含的步驟，每個步驟的含義。 說明分區(qū)的含義和應用。 說明設計約束文件的內(nèi)容和建立方法。 說明時序仿真的條件、含義和作用。 說明基于 ISE仿真器的時序仿真步驟。 說明基于 Modelsim仿真器的時序仿真步驟。 在計算機上實現(xiàn)該設計的實現(xiàn)過程，并完成時序仿真。 第 9章 習 題