【正文】 何賓 EDA 原理及應(yīng)用 本章首先對建立用戶約束文件的方法和設(shè)計分區(qū)進(jìn)行了介紹。 隨后，本章對 ISE設(shè)計流程的實(shí)現(xiàn)過程進(jìn)行了詳細(xì)的介紹，其中包括翻譯、映射和布局布線的過程。在每個實(shí)現(xiàn)步驟中，介紹了屬性參數(shù)的設(shè)置以及查看時序報告的方法。 在此基礎(chǔ)上，對布局布線后的設(shè)計進(jìn)行了時序仿真，對設(shè)計進(jìn)行時序仿真分別使用了 Modelsim仿真器和 ISE仿真器完成。 第 9章 設(shè)計實(shí)現(xiàn)和時序仿真 主要內(nèi)容 第九章 設(shè)計實(shí)現(xiàn)和時序仿真 實(shí)現(xiàn)過程概述 在 ISE中的實(shí)現(xiàn)（ Implement）過程，是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計的目的。 實(shí)現(xiàn)過程主要分為 3個步驟：翻譯（ Translate）邏輯網(wǎng)表，映射（ Map）到器件單元與布局布線（ Place amp。 Route）。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 實(shí)現(xiàn)過程概述 翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx特定器件的底層結(jié)構(gòu)和硬件原語。 映射的主要作用是將設(shè)計映射到具體型號的器件上。 布局布線的主要作用是調(diào)用 Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設(shè)計模塊進(jìn)行實(shí)際的布局，并根據(jù)設(shè)計連接，對布局后的模塊進(jìn)行布線，產(chǎn)生 PLD配置文件。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 建立約束文件 前幾章仿真設(shè)計的秒表系統(tǒng)，包括 5個輸入： CLK， RESET，LAP_LOAD， MODE和 SRTSTP。如果已經(jīng)通過原理圖或 HDL輸入創(chuàng)建了工程，并設(shè)計輸入了源文件和 EDIF網(wǎng)表文件。創(chuàng)建 UCF文件的步驟： 在 Source Tab選項(xiàng)卡中，選擇頂層文件 stopwatch； 選擇 Project→New Source ，選擇 Implementation Constraints File； 輸入 作為文件名，單擊 Next； 在列表中選擇 stopwatch文件作為 UCF的約束對象文件（ UCF一般情況下是對頂層文件的約束），單擊 Next，最后單擊Finish。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 設(shè)置實(shí)現(xiàn)屬性參數(shù) 實(shí)現(xiàn)屬性決定了軟件映射，布局布線及優(yōu)化過程。這一部分介紹如何在設(shè)計實(shí)現(xiàn)中設(shè)置其屬性的過程，下面給出了設(shè)置屬性的步驟和方法： 在 Source Tab選項(xiàng)卡中，選擇頂層文件 stopwatch； 在 Processes選項(xiàng)卡中，右鍵單擊 Implement Design； 選擇右鍵菜單欄中的 Properties選項(xiàng)， Processes Properties對話框提供了翻譯，映射，布局布線，仿真和時序報告等屬性，注意設(shè)計實(shí)現(xiàn)中不同方面的屬性類型； 如圖 ,在對話框的右下角，設(shè)置屬性的顯示級別為Advanced，這個全局性的設(shè)置，可看到所有可用的屬性； 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 設(shè)置實(shí)現(xiàn)屬性參數(shù) 圖 靜態(tài)時序報告屬性設(shè)置 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 設(shè)置實(shí)現(xiàn)屬性參數(shù) 單擊 PostMap Static Timing Report Properties類型； 將報告類型改為 Verbose Report，這個報告將會在映射完成之后產(chǎn)生； 單擊 PostPlace amp。 Route Static Timing Report Properties（布局布線后靜態(tài)時序報告）類型； 將報告類型改為 Verbose Report，這個報告將會在布局布線完成之后產(chǎn)生； 單擊 Place amp。 Route Properties類型； 如圖 ，將 Place amp。 Route Effort Level (Overall)設(shè)置為 High，這個選項(xiàng)將提高在實(shí)現(xiàn)過程中全局布局布線的水平； 1單擊 OK退出 Process Properties對話框； 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 設(shè)置實(shí)現(xiàn)屬性參數(shù) 圖 布局布線屬性設(shè)置 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 創(chuàng)建分區(qū) 在邏輯設(shè)置中一個實(shí)例創(chuàng)建一個分區(qū)是為了表明在實(shí)現(xiàn)過程中這個實(shí)例可與重復(fù)利用。分區(qū)可以嵌套分級并在任何一個設(shè)計的 HDL模塊中定義。在 Verilog中分區(qū)設(shè)置基于模塊實(shí)例，而在VHDL中，分區(qū)設(shè)置是基于實(shí)體構(gòu)造。一個由多個實(shí)例構(gòu)成的模塊將有多個分區(qū) —一個分區(qū)對應(yīng)一個實(shí)例。 HDL設(shè)計的頂層有一個默認(rèn)分區(qū)。分區(qū)自動識別輸入源的變化，包括 HDL的改變，約束改變和命令行的改變。分區(qū)的創(chuàng)建在綜合工具中完成。下面給出完成設(shè)計中的分區(qū)操作使能的步驟： 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 創(chuàng)建分區(qū) 在 Source Tab選項(xiàng)卡中，選擇 lcd_trl_inst 模塊并右鍵單擊 。 在右鍵菜單中選項(xiàng) New Partition 同樣對 timer_state 執(zhí)行上述操作 同樣對 timer_inst 執(zhí)行上述操作 注意：在 ，如果分區(qū)設(shè)置在原理圖模塊中，那么不允許進(jìn)行反復(fù)映射。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 創(chuàng)建分區(qū) 保存狀態(tài)為繼承關(guān)系，取決于頂層分區(qū)，頂層分區(qū)默認(rèn)為Routing，可以改為 Routing， Placement，或 Sysnthesis?？稍赑artition Properties中進(jìn)行設(shè)置。 圖 創(chuàng)建新的分區(qū) 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 創(chuàng)建時序約束 用戶約束文件（ UCF）提供了一個無需回到設(shè)計輸入工具就能約束邏輯設(shè)計的構(gòu)造方法?？墒褂眉s束編輯器和平面圖編輯器的圖形化界面進(jìn)行時序和管腳約束。啟動約束編輯器，下面給出創(chuàng)建時序約束的步驟： 在 Source Tab選項(xiàng)卡中，選擇 Stopwatch； 在 Processes選項(xiàng)卡中，展開 User Constraints層級目錄； 雙擊 Create Timing Constraints，如圖 ，這時自動執(zhí)行翻譯步驟，然后約束編輯器自動打開。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 創(chuàng)建時序約束 圖 創(chuàng)建時序約束 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 設(shè)計翻譯 在實(shí)現(xiàn)過程中， ISE管理文件的創(chuàng)建。 ISE工具的屬性對話框?qū)ζ溥M(jìn)行設(shè)置，這將完全控制設(shè)計的實(shí)現(xiàn)（ implement）過程。一般情況下，先設(shè)置選項(xiàng)，然后雙擊 Implement Design執(zhí)行整個流程，下面將給出設(shè)計實(shí)現(xiàn)過程中的每一步驟的詳細(xì)過程。在翻譯過程中， NGDBuild程序完成以下功能： 將輸入設(shè)計網(wǎng)表和寫入的結(jié)果轉(zhuǎn)換成單個綜合 NGD網(wǎng)表。這個網(wǎng)表描述了設(shè)計邏輯，包括布局及時序約束； 完成時序規(guī)范及邏輯設(shè)計規(guī)則的檢查校驗(yàn)； 從用戶約束文件（ UCF）中，將約束加入綜合網(wǎng)表中； 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 時序約束 當(dāng)運(yùn)行創(chuàng)建時序約束（ Create Timing Constraints）時，這時自動執(zhí)行翻譯步驟，然后打開約束編輯器。約束編輯器的作用主要包括以下幾個方面的內(nèi)容： 編輯在原有 UCF文件中的約束； 在設(shè)計加入新的約束； 約束編輯器中的輸入文件包括： NGD（ Native Generic Database）文件 NGD文件為映射的輸入文件，然后輸出 NCD (Native Circuit Description)文件； UCF (User Constraint File)文件 默認(rèn)情況下，當(dāng) NGD文件打開后，那么使用現(xiàn)存的 UCF文件，當(dāng)然也可重新指定 UCF文件； 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 時序約束 圖 約束編輯器 全局分支 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 時序約束 如圖 ，約束編輯器產(chǎn)生一個有效的 UCF文件，翻譯步驟（ NGDBuild）通過使用 UCF文件和其設(shè)計源網(wǎng)表文件，產(chǎn)生一個新 NGD文件。映射過程讀取 NGD文件。在該設(shè)計中， 和 。 在下面一部分中，與 PERIOD，全局 OFFSET IN，全局OFFSET OUT和 TIMEGRP OFFSET IN有關(guān)的約束條件將寫入 UCF并在隨后的實(shí)現(xiàn)過程中使用。如圖 ，時序約束的全局分支自動顯示設(shè)計中的所有時鐘網(wǎng)絡(luò)。 第九章 ● 設(shè)計實(shí)現(xiàn)和時序仿真 時序約束 下面給出在約束編輯器中編輯約束的步驟： 雙擊與時鐘網(wǎng)絡(luò) CLK相關(guān)的周期單元