【導(dǎo)讀】可用于算法級(jí)、門級(jí)、寄存器級(jí)、開關(guān)級(jí)建模；大量的Verilog仿真器；與C語(yǔ)言類似，許多結(jié)構(gòu)借鑒C語(yǔ)言；具備擴(kuò)展的建模能力；模塊是基本的電路描述單位，用于描述具體的設(shè)計(jì)?？擅枋瞿K的外部端口，以便于模塊間的通信和系統(tǒng)設(shè)計(jì)。2)行為描述方式;以assign為前綴的語(yǔ)句是連續(xù)賦值語(yǔ)句；連續(xù)賦值語(yǔ)句是并發(fā)執(zhí)行的，執(zhí)行順序。使用下述過程語(yǔ)句描述：。initial和always語(yǔ)句中被賦值的對(duì)象只能是寄存器型。語(yǔ)句initial和always在0時(shí)刻開始并發(fā)執(zhí)行。1位全加器電路modulev3;inputA;1）開關(guān)級(jí)原語(yǔ)；門實(shí)例由連線類型變量S1、T1、T2和T3互連。

　　

【正文】 ccoutsum全加器的一種邏輯結(jié)構(gòu)圖 ? 三個(gè)元件：兩個(gè)半加器、一個(gè)或門； ? 元件之間、元件與實(shí)體端口之間用信號(hào)線相連。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 65/935 U1半加器halfadder U2半加器halfadderxyabcin U3或門orgateccoutsum? 定義了兩類元件的名稱 halfadder/orgate及各自的端口； ? 定義構(gòu)造中的內(nèi)部信號(hào)線： a、 b、 c； ? U U2和 U3是三個(gè)引用元件的標(biāo)號(hào)； 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 66/935 architecture structure of fulladder is ponent halfadder port ( A, B : in Bit 。 S, C : out Bit )。 end ponent 。 ponent orgate port ( In1, In2 : in Bit。 Out1 : out Bit )。 end ponent。 signal a,b,c。 begin U1: halfadder port map ( x, y, a, b )。 U2: halfadder port map ( a, cin, sum, c )。 U3: orgate port map ( b, c, cout )。 end structure。 U1半加器halfadder U2半加器halfadderxyabcin U3或門orgatec coutsum? 端口映射 port map建立元件及各端口所連信號(hào)的對(duì)應(yīng)關(guān)系。 ? 整個(gè)構(gòu)造直接對(duì)應(yīng)邏輯圖。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 67/935 3. VHDL中的對(duì)象和數(shù)據(jù)類型 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 68/935 VHDL有三類對(duì)象（ object）： 1) 常量（ constant）； 2) 變量（ variable）； 3) 信號(hào)（ signal）。 對(duì)象的賦值： 1) 常量（ constant）； 定義時(shí)賦值！ 2) 變量（ variable）； 賦值后立即生效！ 3) 信號(hào)（ signal）。 賦值后經(jīng)延遲才能 生效！ entity full_adder is port (x, y, cin: in Bit。 sum, cout: out Bit)。 end full_adder 。 architecture behavior of fulladder is begin process variable N : Integer 。 constant Sum_vector : Bit_vector(0 to 3) :=―0101‖； constant Carry_vector : Bit_vector(0 to 3) :=―0011‖； begin wait on x,y,cin。 N := 0。 if X =?1‘then N := N+1 。 end if 。 if Y =?1‘then N := N+1 。 end if 。 if Cin =?1‘then N := N+1 。 end if 。 Sum= Sum_vector(N)。 Cout= Carry_vector(N)。 end process 。 end behavior 。 architecture rtl of fulladder is signal S : Bit begin S = x xor y。 Sum = S xor cin。 cout = (S and cin) or (x and y)。 end rtl 。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 69/935 259， 0， 10E4， 16D2（ 16進(jìn)制）， 8702（ 8進(jìn)制）， 211010010（ 2進(jìn)制）， ， ， 8E4， 4 。 ‘ a‘（字符）、 “ abcd‖（字符串）。 B―10101000‖（ 2進(jìn)制位串）、 X―AC‖（ 16進(jìn)制位串）、 O―574‖（ 8進(jìn)制位串）。 （物理數(shù)）、 15 kohm（ 15kΩ物理數(shù)） ns、 kohm是專門定義的物理單位。 下劃線與可讀性： ， B‖1010_1011_1100‖ 對(duì)象的數(shù)據(jù)類型 1)整數(shù)； 2)浮點(diǎn)數(shù)； 3)字符； 4)字符串； 5)位串； 6)物理數(shù)。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 70/935 數(shù)據(jù)類型 數(shù)據(jù)類型由 type語(yǔ)句定義，數(shù)據(jù)類型分純量類型和復(fù)合類型。 純量類型對(duì)象只能保存一個(gè)數(shù)。 形式： type 數(shù)據(jù)類型名 is 類型定義 ； 例如： type Integer is range 2147483648 to 2147483647。 type Real is range 16E+32 to 16+32。 type Bit is (?0‘,?1‘)。 枚舉方法 type Boolean is (False, True)。 枚舉方法 均是 VHDL預(yù)定義的。 可以用 type語(yǔ)句定義其他的純量數(shù)據(jù)類型。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 71/935 物理數(shù)的定義： 數(shù)值范圍 +物理單位。 例如下面是“時(shí)間”的定義： type Time is range –(2**31–1) to (2**31–1) units fs。 ――fs, 是基本單位。以下為導(dǎo)出單位 ps = 1 000 fs。 ―― ps ns = 1 000 ps。 ―― ns us = 1 000 ns。 ―― us ms = 1 000 us。 ―― ms sec = 1 000 ms。 ――s min =60 ps。 ―― min hr = 60 min。 ―― h end units。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 72/935 2. 數(shù)組類型 復(fù)合數(shù)據(jù)類型，數(shù)組元素?cái)?shù)據(jù)類型相同。 定義數(shù)組類型用關(guān)鍵字 array： type Word is array (15 downto 0) of Bit。 下標(biāo)范圍不定，如： type Bit_vector is array ( Natural range ) of Bit。 下標(biāo)的數(shù)據(jù)類型為自然數(shù) Natural， VHDL預(yù) 定義數(shù)據(jù)類型， 具體定義某個(gè)對(duì)象時(shí)，再確定對(duì)象的下標(biāo)范圍。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 73/935 記錄是復(fù)合數(shù)據(jù)類型、由多個(gè)元素組成； 各個(gè)元素有各自的名字和不同的數(shù)據(jù)類型。 用關(guān)鍵字 record， 要說(shuō)明記錄中每個(gè)元素的名字及其數(shù)據(jù)類型。 實(shí)例： type Regist is record F0, F1: Real。 R0, R1: Integer。 end record。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 74/935 對(duì)象的說(shuō)明 使用的對(duì)象都要預(yù)先說(shuō)明，對(duì)象說(shuō)明的一般形式為 對(duì)象類型 對(duì)象名 : 數(shù)據(jù)類型 := 初值 實(shí)例： constant A： Bit_vector（ 0 to 3）； variable N ： Integer :＝ 0； signal S ： Bit； 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 75/935 枚舉形式 : constant A： Bit_vector： =(?0?,?0?,?1?,?0?)。 constant A： Bit_vector： =(3=?0?,2=?1?,1=?0?,0=?0?)； constant A： Bit_vector： =( 2=?1?,others=?0?)。 constant A： Bit_vector： = “0010”； 0123 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 76/935 先定義類型： type Rational is record Numerator : Integer。 Denominator : Integer。 end record。 再定義對(duì)象 S： signal S： Rational： = (155,2077)。 signal S： Ratoinal： = (Denominator =2077， Numerator=155)； 使用： = 2077。 東南大學(xué) 無(wú)線電工程系 射頻與光電集成電路研究所 77/935 VHDL中數(shù)的運(yùn)算 ?求模與求余兩種運(yùn)算必須是整數(shù)。 ?整數(shù)的必須是正整數(shù)。 ?浮點(diǎn)數(shù)的乘方運(yùn)算的冪是整數(shù)。 ?兩運(yùn)算數(shù)的類型必須相同。 VHDL 的預(yù)定義算符 運(yùn)算種類 算符 運(yùn)算 + 正號(hào) 負(fù)號(hào) Abs x 單目運(yùn)算 not 非 + 加 減 * 乘 / 除 Mod 求模 * * 乘方 amp。 連接 Rem 求余 and 與 Or 或 nand 與非 =