數(shù)字系統(tǒng)設(shè)計(jì)word版-資料下載頁(yè)
2025-06-03 06:41本頁(yè)面
【正文】 條件 。 條件為真時(shí)退出 LOOP 標(biāo)號(hào)標(biāo)明的循環(huán)。 325 WAIT有幾種書(shū)寫(xiě)格式？哪些格式可以進(jìn)行邏輯綜合？ 答： wait until 結(jié)構(gòu) wait on 結(jié)構(gòu) 其中 wait until 結(jié)構(gòu)可以進(jìn)行邏輯組合 327 試用 EVENT屬性描述一種用時(shí)鐘 CLK 上升沿觸發(fā)的 D觸發(fā)器及一種用時(shí)鐘ＣＬＫ下降沿觸發(fā)的ＪＫ觸發(fā)器。 答： LIBRARY IEEE。 USE 。 USE 。 ENTITY dtrigger IS PORT(clk: IN STD_LOGIC。 d : IN STD_LOGIC。 q : OUT STD_LOGIC)。 END dtrigger。 ARCHITECTURE behave OF dtrigger IS BEGIN PROCESS(clk) BEGIN IF clk39。EVENT AND clk=39。139。 THEN q:=d。 END IF。 8/23233。?181。 END PROCESS。 END behave。 第十次作業(yè) LIBRARY IEEE。 USE 。 ENTITY LATCH IS PORT(D:IN STD_LOGIC。 ENA:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END ENTITY LATCH。 ARCHITECTURE ART1 OF LATCH IS SIGNAL S0:STD_LOGIC。 BEGIN PROCESS(D,ENA)IS BEGIN IF ENA=39。139。THEN S0=D。 END IF。 Q=S0。 END PROCESS。 END ARCHITECTURE ART1。 LIBRARY IEEE。 USE 。 ENTITY MY74373 IS PORT(D:IN STD_LOGIC_VECTOR (8 DOWNTO 1)。 OEN:IN STD_LOGIC。 G:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 1))。 END ENTITY MY74373。 ARCHITECTURE ART1 OF MY74373 IS COMPONENT LATCH IS PORT(D,ENA:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END COMPONENT LATCH。 SIGNAL S1:STD_LOGIC_VECTOR(8 DOWNTO 1)。 BEGIN GELATCH:FOR NO IN 1 TO 8 GENERATE LATCHX:LATCH PORT MAP(D(NO),G,S1(NO))。 END GENERATE GELATCH。 Q=S1 WHEN OEN=39。039。ELSE ZZZZZZZZ。 END ARCHITECTURE ART1。 ARCHITECTURE ART2 OF MY74373 IS SIGNAL S2:STD_LOGIC_VECTOR(8 DOWNTO 1)。 BEGIN PROCESS(D,OEN,G)IS BEGIN IF OEN=39。039。THEN Q=S2。 ELSE Q=ZZZZZZZZ。 END IF。 IF G=39。139。THEN S2=D。 END IF。 END PROCESS。 END ARCHITECTURE ART2。 第十二次作業(yè) LIBRARY IEEE。 USE 。 FNTITY TRI_BUFS IS PORT(DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 EN:IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY TRI_BUFS。 ARCHITECTURE ART OF TRI_BUFS IS BEGIN PROCESS(EN,DIN)IS BEGIN IF(EN=39。139。)THEN DOUT=DIN。 ELSE DOUT=ZZZZZZZZ END IF。 END PROCESS。 END ARCHITECTURE ART。
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