【正文】 ，則 A ．所需存儲器大小為： 256 8 b i t B ．頻率步進 K H zffNc??? ，此時 K ＝ 1 C ．當每周期采樣 8 點時， 3282??NK ， K H zKffNco5002?? D ．相位步進為： 256/2 ? 第 11章 VHDL數(shù)字系統(tǒng)設計實例 2 按照上面的參數(shù)進行設計， VHDL library ieee。 use — logic— 。 use — logic— 。 use — logic— 。 entity dds is port(rst:instd— logic。 clk:instd— logic。 k:instd— logic— vector(7 downto 0)。 p:instd— logic— vector(7 downto 0)。 第 11章 VHDL數(shù)字系統(tǒng)設計實例 dout:outstd— logic— vector(7 downto 0) )。 end dds。 architecture arc ofdds is typeRom256x8 isarray(0to255) ofstd— logic— vector(7 downto 0)。 存儲 256點的正弦波數(shù)據(jù)（ 1個周期），每個樣點為 8位，X″80″表示 16進制的數(shù)值 80 第 i個點的正弦波幅值計算公式：128+128 sin(2 i/256) 第 11章 VHDL數(shù)字系統(tǒng)設計實例 constantRom:Ro m256x8:=( X ″ 80 ″ ,X ″ 83 ″ ,X ″ 86 ″ ,X ″ 89 ″ ,X ″ 8c ″ ,X ″ 8f ″ ,X ″ 92 ″ ,X ″ 95 ″ , X ″ 98 ″ ,X ″ 9c ″ ,X ″ 9f ″ ,X ″ a2 ″ ,X ″ a5 ″ ,X ″ a8 ″ ,X ″ ab ″ ,X ″ ae ″ , X ″ b0 ″ ,X ″ b3 ″ ,X ″ b6 ″ ,X ″ b9 ″ ,X ″ bc ″ ,X ″ bf ″ ,X ″ c1 ″ ,X ″ c4 ″ , X ″ c7 ″ ,X ″ c9 ″ ,X ″ cc ″ ,X ″ ce ″ ,X ″ d1 ″ ,X ″ d3 ″ ,X ″ d5 ″ ,X ″ d8 ″ , X ″ da ″ ,X ″ dc ″ , X ″ de ″ ,X ″ e0 ″ ,X ″ e2 ″ ,X ″ e4 ″ ,X ″ e6 ″ ,X ″ e8 ″ , X ″ ea ″ ,X ″ ec ″ ,X ″ ed ″ ,X ″ ef ″ ,X ″ f0 ″ ,X ″ f2 ″ ,X ″ f3 ″ ,X ″ f4 ″ , X ″ f6 ″ ,X ″ f7 ″ ,X ″ f8 ″ ,X ″ f9 ″ ,X ″ fa ″ ,X ″ fb ″ ,X ″ fc ″ ,X ″ fc ″ , X ″ fd ″ ,X ″ fe ″ ,X ″ fe ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ , X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ ff ″ ,X ″ fe ″ ,X ″ fe ″ , X ″ fd ″ ,X ″ fc ″ ,X ″ fc ″ ,X ″ fb ″ ,X ″ fa ″ ,X ″ f9 ″ ,X ″ f8 ″ ,X ″ f7 ″ , X ″ f6 ″ ,X ″ f5 ″ ,X ″ f3 ″ ,X ″ f2 ″ ,X ″ f0 ″ ,X ″ ef ″ ,X ″ ed ″ ,X ″ ec ″ , X ″ ea ″ ,X ″ e8 ″ ,X ″ e6 ″ ,X ″ e4 ″ ,X ″ e3 ″ ,X ″ e1 ″ ,X ″ de ″ ,X ″ dc ″ , X ″ da ″ ,X ″ d8 ″ ,X ″ d6 ″ ,X ″ d3 ″ ,X ″ d1 ″ ,X ″ ce ″ ,X ″ cc ″ ,X ″ c9 ″ , X ″ c7 ″ ,X ″ c4 ″ ,X ″ c1 ″ ,X ″ bf ″ ,X ″ bc ″ ,X ″ b9 ″ ,X ″ b6 ″ ,X ″ b4 ″ , 第 11章 VHDL數(shù)字系統(tǒng)設計實例 X ″ b1 ″ ,X ″ ae ″ ,X ″ ab ″ ,X ″ a8 ″ ,X ″ a5 ″ ,X ″ a2 ″ ,X ″ 9f ″ ,X ″ 9c ″ , X ″ 99 ″ ,X ″ 96 ″ ,X ″ 92 ″ ,X ″ 8f ″ ,X ″ 8c ″ ,X ″ 89 ″ ,X ″ 86 ″ ,X ″ 83 ″ , X ″ 80 ″ ,X ″ 7e ″ ,X ″ 7a ″ ,X ″ 77 ″ ,X ″ 74 ″ ,X ″ 71 ″ ,X ″ 6e ″ ,X ″ 6b ″ , X ″ 68 ″ ,X ″ 65 ″ ,X ″ 62 ″ ,X ″ 5f ″ ,X ″ 5c ″ ,X ″ 59 ″ ,X ″ 56 ″ ,X ″ 53 ″ , X ″ 50 ″ ,X ″ 4d ″ ,X ″ 4a ″ ,X ″ 47 ″ ,X ″ 44 ″ ,X ″ 42 ″ ,X ″ 3f ″ ,X ″ 3c ″ , X ″ 3a ″ ,X ″ 37 ″ ,X ″ 34 ″ ,X ″ 32 ″ ,X ″ 2f ″ ,X ″ 2d ″ ,X ″ 2b ″ ,X ″ 28 ″ , X ″ 26 ″ ,X ″ 24 ″ ,X ″ 22 ″ ,X ″ 20 ″ ,X ″ 1e ″ ,X ″ 1c ″ ,X ″ 1a ″ ,X ″ 18 ″ , X ″ 16 ″ ,X ″ 15 ″ ,X ″ 13 ″ ,X ″ 11 ″ ,X ″ 10 ″ ,X ″ 0e ″ ,X ″ 0d ″ ,X ″ 0c ″ , X ″ 0a ″ ,X ″ 09 ″ ,X ″ 08 ″ ,X ″ 07 ″ ,X ″ 06 ″ ,X ″ 05 ″ ,X ″ 04 ″ ,X ″ 04 ″ , X ″ 03 ″ ,X ″ 02 ″ ,X ″ 02 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ , X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 01 ″ ,X ″ 02 ″ ,X ″ 02 ″ , X ″ 03 ″ ,X ″ 04 ″ ,X ″ 04 ″ ,X ″ 05 ″ ,X ″ 06 ″ ,X ″ 07 ″ ,X ″ 08 ″ ,X ″ 09 ″ , X ″ 0a ″ ,X ″ 0b ″ ,X ″ 0d ″ ,X ″ 0e ″ ,X ″ 0f ″ ,X ″ 11 ″ ,X ″ 13 ″ ,X ″ 14 ″ , X ″ 16 ″ ,X ″ 18 ″ ,X ″ 19 ″ ,X ″ 1b ″ ,X ″ 1d ″ ,X ″ 1f ″ ,X ″ 21 ″ ,X ″ 24 ″ , X ″ 26 ″ ,X ″ 28 ″ ,X ″ 2a ″ ,X ″ 2d ″ ,X ″ 2f ″ ,X ″ 31 ″ ,X ″ 34 ″ ,X ″ 36 ″ , X ″ 39 ″ ,X ″ 3c ″ ,X ″ 3e ″ ,X ″ 41 ″ ,X ″ 44 ″ ,X ″ 47 ″ ,X ″ 49 ″ ,X ″ 4c ″ , X ″ 4f ″ ,X ″ 52 ″ ,X ″ 55 ″ ,X ″ 58 ″ ,X ″ 5b ″ ,X ″ 5e ″ ,X ″ 61 ″ ,X ″ 64 ″ , X ″ 67 ″ ,X ″ 6a ″ ,X ″ 6d ″ ,X ″ 70 ″ ,X ″ 74 ″ ,X ″ 77 ″ ,X ″ 7a ″ ,X ″ 7d ″ )。 第 11章 VHDL數(shù)字系統(tǒng)設計實例 signal counter :std— logic— vector(7 downto 0)。 signal phase— shift :std— logic— vector(7 downto 0)。 signal address :std— logic— vector(7 downto 0)。 begin process begin wait until clk′event and clk=′1′。 if rst=′1′then counter=( others=′0′)。 else counter=counter+k。 end if。 end process。 第 11章 VHDL數(shù)字系統(tǒng)設計實例 process begin wait until clk′event and clk=′1′。 ifrst=′1′then= phase— shift=( others=39。039。)。 else phase— shift=counter+p。 end if。 end process。 address=phase— shift。 dout=Rom(conv— integer(address))。 ROM end arc。 第 11章 VHDL數(shù)字系統(tǒng)設計實例 圖 DDS波形發(fā)生器的仿真波形