【正文】 。 q— sawtooth=counter。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 architecture arc ofwaveform is signalq— sawtooth:std— logic— vector(7 downto 0)。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2 library ieee。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 倒計時計數(shù)器 M45的仿真波形 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 函數(shù)信號發(fā)生器電路能夠產(chǎn)生用戶需要的特定波形信號，其基本構(gòu)成為數(shù)字邏輯電路加 D/A轉(zhuǎn)換器。 end process。 elsif clk′event and clk=′1′then if EN=′1′then if(couL=0 andcouH=0)then 減法計到 00后，重新置數(shù) 44 couL=″0100″。 EN :instd— logic。 end process。 byellow=′1′。 bred=′0′。 agreen=′0′。 end process。 when s4= if hold=′0′then next— state=s4。 else next— state=s3。 end if。 end process。 signal current— state,next— state: state— type?？刂破靼凑請D ，即各方向紅、綠、黃燈的亮、滅時間。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2. 本系統(tǒng)主要由分頻器、計數(shù)器、控制器、倒計時顯示器等電路組成。 spk=′0′。 end process。 7643 when ″010″=count— ld=″1101001010101″。 use — logic— 。 en=′1′。 en=′1′。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 end keyboard。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 . 1 電子琴系統(tǒng)框圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 電子琴頂層原理圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 。若某部分規(guī)模仍然較大，則可進一步劃分。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 數(shù)字系統(tǒng)設(shè)計主要分系統(tǒng)設(shè)計和邏輯設(shè)計兩個階段。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 數(shù)字系統(tǒng)的結(jié)構(gòu)框圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計多采用自底向上的方法，通常設(shè)計者選用標(biāo)準(zhǔn)的通用集成電路芯片和其他元器件，由底層逐級向上構(gòu)成子系統(tǒng)和系統(tǒng)。數(shù)據(jù)處理單元實現(xiàn)信息的存儲、傳輸和加工處理等功能。它是一種從抽象到具體，從高層次到低層次，逐步由粗到細的分層次、分模塊的設(shè)計方法。在上述描述方法中，硬件描述語言是一種最容易向計算機輸入，由計算機自動處理的現(xiàn)代化方法。若 C調(diào)第一個音名 do的頻率定為 , 2MHz 時鐘的分頻系數(shù)的關(guān)系如表 。 entitykeyboard is port( k:instd— logic— vector(7 downto 0)。 when ″11111011″=sel=″011″。 when ″10111111″=sel=″111″。 end arc— keyboard。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 architecture arc— m— freq ofm— freq is signalcount— ld,count:std— logic— vector(12 downto 0)。 4544 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 when ″111″=count— ld=″0111111010000″。count— ld(12 downto 1))then count=count+1。 end arc— m— freq。 4MHz分頻器和 7段譯碼器的設(shè)計可參照例 ，下面主要介紹控制器和倒計時計數(shù)器M45的設(shè)計方法。 ared,agreen,ayellow,bred,bgreen,byellow:outstd— logic)。 else counter=( others=′0′)。 else ifcounter39then next— state=s0。 end if。 else 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 next— state=s0。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 end if。 bgreen=′0′。 when s2= ared=′1′。 ayellow=′0′。 bgreen=′0′。 use — logic— 。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 architecturebehav ofm45 is signalcouL,couH:std— logic— vector(3 downto 0)。 否則個位減 1 end if。 QL=couL。數(shù)據(jù)線采用 8位寬度，因此每種波形幅度的最大值不超過 255。 sel:instd— logic— vector(1 downto 0)。 begin process begin 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 wait until clk′event and clk=′1′。 end process。when 1=q— sin=140。 when 9=q— sin=226。 whe n 17=q — sin = 255 。 when 25=q — sin=209。 wh en 33=q — sin =11 5。 when 41=q — sin =2 9 。 when 49=q — sin=0。 wh en 57=q — sin =46 。 end cas e 。 en d pro ces s 。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 DDS的原理框圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖中， K為頻率控制字， P為相位控制字，相位累加器的字長為 N位， ROM及 D/A轉(zhuǎn)換器的位寬為 D位。要改變 DDS的輸出頻率，只要改變頻率控制字 K即可。 ～ 360176。因此，為了取出主頻 f0，必須在 D/A轉(zhuǎn)換器的輸出端接入截止頻率為 fc/2 在上面幾部分電路中，累加器、控制相位的加法器和ROM存儲器可以在 FPGA內(nèi)部實現(xiàn)，而 D/A轉(zhuǎn)換器和低通濾波器包含模擬電路，不能在 FPGA內(nèi)部實現(xiàn)。 k:instd— logic— vector(7 downto 0)。 signal address :std— logic— vector(7 downto 0)。039。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 DDS波形發(fā)生器的仿真波形 。 else phase— shift=counter+p。 if rst=′1′then counter=( others=′0′)。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 dout:outstd— logic— vector(7 downto 0) )。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2 系統(tǒng)設(shè)計與實現(xiàn) （ 1 ）參數(shù)選取 這里選擇 N = 8 ， D = 8 ， f c = 4 M H z ，則 A ．所需存儲器大小為： 256 8 b i t B ．頻率步進 K H zffNc??? ，此時 K ＝ 1 C ．當(dāng)每周期采樣 8 點時， 3282??NK ， K H zKffNco5002?? D ．相位步進為： 256/2 ? 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2 按照上面的參數(shù)進行設(shè)計， VHDL library ieee。若 ROM的數(shù)據(jù)位寬為 D，則 2N個樣點的幅值以 D位二進制數(shù)值存在 ROM中，按照地址的不同可以輸出相應(yīng)相位的正弦信號的幅值。每來一個時鐘作用沿，加法器將頻率控制字 K與寄存器輸出的數(shù)據(jù)相加，再把相加的結(jié)果送至寄存器輸入端。 ROM輸出 D位的幅度碼 S(n)，經(jīng) D/A轉(zhuǎn)換后變成模擬信號 S(t)，再經(jīng)過低通濾波器平滑后就可以得到合成的信號波形。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 在上面的硬件語言描述中使用了一個函數(shù) conv— std—logic— vector（ a,b），其作用是將 interger類型的數(shù)據(jù)轉(zhuǎn)換成 std— logic— vector類型的數(shù)據(jù)。 s el 的值選擇 4 種波形中的一個輸出到 D/A p roc ess be gin wait until clk