【正文】 ′ event and clk = ′ 1 ′ 。 when 59=q — sin =6 7 。 w he n 51= q — s i n = 5。 when 43=q — sin=15。 whe n 35=q — sin = 91。 wh en 27=q — sin =18 8。 when 19=q — sin=when 11=q—sin=240。 when 3=q— sin=165。 ifcounter=conv— std— logic— vector(127,8)then q— square=X″FF″。 end process。 end waveform。 四種波形數(shù)據(jù)產(chǎn)生以后，由 sel［ 1..0］選擇輸出哪種波形數(shù)據(jù)。 end behav。 end if。 couH=″0000″。 entitym45 is port( CLK :instd— logic。 end case 。 bgreen=′0′。 ayellow=′0′。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 when s1= ared=′0′。 end case 。 end if。 else ifcounter84then next— state=s2。 end if。 end if。 architecture behavior ofcontrol is type state— type is(s0,s1,s2,s3,s4)。其中， CLK為時鐘輸入信號； HOLD為緊急制動信號； ARED、AGREEN、 AYELLOW分別為東西方向驅(qū)動紅燈、綠燈、黃燈指示的輸出信號； BRED、 BGREEN、 BYELLOW分別為南北方向驅(qū)動紅燈、綠燈、黃燈指示的輸出信號。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 交通控制系統(tǒng)運行切換示意圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 交通控制系統(tǒng)的時序圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 (2)系統(tǒng)設(shè)有時鐘 ,以倒計時方式顯示每一路允許通行 (3)當(dāng)東西或南北兩路中任一路出現(xiàn)特殊情況時，系統(tǒng)可由交警手動控制立即進入特殊運行狀態(tài)，即紅燈全亮，時鐘停止計時，東西、南北兩路所有車輛停止通行；當(dāng)特殊運行狀態(tài)結(jié)束后，系統(tǒng)恢復(fù)工作，繼續(xù)正常運行。 count— ld/2且小于 count— ld時， spk=′0′，且加 1 elsif countcount— ldthen count=count+1。 3822 end case 。 3822 when ″001″=count— ld=″1110111011011″。 use — logic— 。 when ″01111111″=sel=″000″。 when ″11110111″=sel=″100″。 3 en:outstd— logic )。鍵盤編碼器產(chǎn)生按鍵編碼信號；時鐘分頻器產(chǎn)生不同的分頻系數(shù)，將輸入時鐘頻率分頻至各音名對應(yīng)的頻率值，從而驅(qū)動揚聲器發(fā)出該頻率的聲音。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 (3) 算法明確后，根據(jù)算法選擇電路結(jié)構(gòu)，并將系統(tǒng)劃分為若干個子系統(tǒng)。由于自頂向下的設(shè)計能夠在高層次完成，即一開始進行功能劃分和結(jié)構(gòu)設(shè)計時，就能通過仿真去檢驗系統(tǒng)設(shè)計思想是否正確，在早期就能發(fā)現(xiàn)設(shè)計中存在的錯誤，因而大大提高了系統(tǒng)的設(shè)計效率，縮短了設(shè)計周期。控制單元接收到狀態(tài)信號后，再發(fā)出下一步的控制序列信號，使數(shù)據(jù)處理單元執(zhí)行新一輪的操作?？刂茊卧鶕?jù)外部控制信號和數(shù)據(jù)處理單元提供的當(dāng)前狀態(tài)信號，發(fā)出對數(shù)據(jù)處理單元的控制序列信號，在此控制序列信號的作用下，數(shù)據(jù)處理單元完成所規(guī)定的操作，并向控制單元輸出變化后的狀態(tài)信號，以表示當(dāng)前的工作狀態(tài)和數(shù)據(jù)處理結(jié)果。設(shè)計者先將一個硬件系統(tǒng)劃分成幾個大的模塊，設(shè)計出各大模塊的行為（功能）或結(jié)構(gòu)，并進行仿真以檢驗設(shè)計思想是否正確，然后將大的模塊分給下一級設(shè)計者。方框圖用于描述數(shù)字系統(tǒng)的模型，是系統(tǒng)設(shè)計常用的重要手段，它可以詳細描述系統(tǒng)的總體結(jié)構(gòu)，并作為進一步設(shè)計的基礎(chǔ)。 122第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 表 音名與頻率以及 2MHz時鐘的分頻系數(shù)的關(guān)系 音名 頻率（ Hz ） 分頻系數(shù) 低音 1 ( d o ) 261 ． 23 7643 低音 2 ( r e ) 293 ． 67 6809 低音 3 ( m i ) 329 ． 63 6066 低音 4 ( f a ) 349 ． 23 5725 低音 5 ( s o l ) 391 ． 99 5101 低音 6 ( l a ) 440 ． 00 4544 低音 7 ( s i ) 493 ． 88 4048 中音 1 ( d o ! ) 523 ． 25 3822 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 簡易電子琴的系統(tǒng)框圖如圖 ,它由鍵盤編碼器和時鐘分頻器組成。 8 sel:outstd— logic— vector(2 downto 0)。 en=′1′。 en=′1′。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2) VHDL描述文件 m— library ieee。 begin process(sel) begin case sel is when ″000″=count— ld=″0111011101110″。 4048 when others=count— ld=″0111011101110″。 spk=′1′。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 1. 設(shè)計一個十字路口交通控制系統(tǒng) , (1)東西（用 A表示）、南北（用 B表示）方向均有綠燈、黃燈、紅燈指示，其持續(xù)時間分別是 40秒、 5秒和 45秒 ,交通燈運行的切換示意圖和時序圖分別如圖 。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 交通控制系統(tǒng)頂層原理圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 1)控制器的設(shè)計 控制器 CONTROL的邏輯符號如圖 。 end control。 end if。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 else next— state=s1。 when s2= 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 if hold=′0′then next— state=s4。 end if。 end if。 byellow=′0′。 agreen=′0′。 bred=′0′。 byellow=′0′。 use — logic— 。 begin process(CR, CLK,EN) begin if CR=′0′then couL=″0000″。 end if。 QH=couH。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 圖 信號波形示意圖 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 每種波形第 i 鋸齒波 :q— sawtooth(i)=i,i=0～ 255 三角波：當(dāng) i=0～ 127時， q— triangle(i)=i；當(dāng) i=128～ 255 方波：當(dāng) i=0～ 127時， q— square(i)=255；當(dāng) i=128～ 255時， q— square(i)=0 正弦波： q— sin(i)=128+128 sin(2 i/64),i=0～ 63。 qout:outstd— logic— vector(7 downto 0))。 counter=counter+1。 process begin wait until clk′event and clk=′1′。when 2=q—sin=152。when 10=q— sin=234。 wh en 18=q — sin =25 3。 whe n 26=q — sin = 199 。 when 34=q — sin=103。 wh en 42=q — sin =21 。 when 50 =q — sin=2。 when 58=q — sin=56。 en d pro cess 。 e nd a rc 。相位累加器在時鐘 fc的控制下以步長 K進行累加，輸出的 N位二進制碼與相位控制字 P相加后作為存儲波形的 ROM的地址對 ROM進行尋址。 第 11章 VHDL數(shù)字系統(tǒng)設(shè)計實例 2 相位累加器由內(nèi)部 N位加法器和 N位寄存器組成。 的正弦信號離散成具有 2N個樣點的序列。下面我們介紹FPGA內(nèi)部電路的設(shè)計過程。 p:instd— logic— vector(7 downto 0)。 begin process begin wait until clk′event and clk=′1′