【正文】 譯碼器的應(yīng)用 用譯碼器作數(shù)據(jù)分配器 例如：用 2線 — 4線譯碼器作數(shù)據(jù)分配器： A1A0端：地址碼輸入端 S 端： 數(shù)據(jù) D的輸入端 Y3~ Y0： 數(shù)據(jù)輸出端 把數(shù)據(jù) D=1010依次 加在 S 端， 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1 A1 A0 地址碼 輸出 Y2=D Y0=D Y 1 0 1 0 例如：令地址碼 A1A0=10 結(jié)果只有 Y2=1010 功能表 D Y3 Y2 Y1 Y0 A0 A1 S Y1=D Y3=D 用譯碼器產(chǎn)生任意邏輯函數(shù) n線 — 2n線的譯碼器，可產(chǎn)生不多于 n個(gè)變量的 任意邏輯函數(shù)。 由此可以檢測顯示器七個(gè)發(fā)光段的好壞 。 7448的邏輯功能： （ 1） 正常譯碼顯示 。 常用集成 8421BCD碼譯碼器有 74LS042， 它有 A3~A0四個(gè)輸入端，有 Y9~Y0十個(gè)輸出端。 Y1 amp。 amp。 Y0 I3 I2 I1 I0 2）若電路符號如右 表示電路特點(diǎn)為： 說明 1）電路中的 I0 端可以去掉， 所以， 端叫做 “隱含端” I0 因?yàn)楫?dāng) I3I2I1 = 111時(shí)，必然輸出 0的兩位代碼 00， 0編碼有效， 輸出兩位二進(jìn)制 反碼 。 amp。 列真值表 解： 填卡諾圖 化簡邏輯函數(shù) 0 0 0 1 0 1 1 1 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 BC 00 01 11 10 0 1 A Y 設(shè)三人分別為變量 A、 B和 C；同意為 1，不同意為 0。當(dāng)兩名以上裁判（必須包括主裁判在內(nèi)）認(rèn)為運(yùn)動(dòng)員上舉杠鈴合格，按動(dòng)電鈕，裁決合格信號燈亮，試用與非門設(shè)計(jì)該電路。 amp。 B AB A Y + = ? ? ? = ? ? ? ?BABBAA +++= BABA +=amp。 組合邏輯電路的分析和設(shè)計(jì) 167。 31 概述 電路特點(diǎn) : 功能特點(diǎn) : 任意時(shí)刻的輸出信號只與此時(shí)刻的輸入信號有關(guān)，而與信號作用前電路的輸出狀態(tài)無關(guān)。 amp。 4 Y3≥ 1≥ 111ABC YY1Y2≥ 1邏輯圖 BBACBABYYYYBYXYBAYCBAY+++++=++==???????++=+=++=213321邏輯表達(dá)式 例 3： BABBABBACBAY +=+=++=最簡與或表達(dá)式 真值表 A B C Y0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCYamp。 A B C Y A B C Y0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111AB CCABCBAmmmY ++=++= 765（ 2）由真值表寫出表達(dá)式： 二、 舉例 （ 1）根據(jù)邏輯要求列出真值表。 amp。 33 若干常用的組合邏輯電路 331 編碼器 332 譯碼器 333 數(shù)據(jù)選擇器 334 加法器 335 數(shù)值比較器 (選講） 336 常用組合邏輯電路的應(yīng)用 331 編碼器 邏輯功能 ： 把輸入的每一個(gè)高低電平變成對應(yīng)的 二進(jìn)制代碼。 要求： I3的優(yōu)先權(quán)最高， I0的優(yōu)先權(quán)最低。 EXS YY附加輸出信號的狀態(tài)及含意 332 譯碼器 邏輯功能： 將輸入的每個(gè)代碼分別譯成高電平（或低電平）。 74LS138 Y 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y 0 S 2 S 3 S 1 A2 A1 A0 譯碼器禁止時(shí)，所有輸出端都輸出無效電平 （高電平）。 D2 = 1 時(shí)， (2)片工作 . 輸入端可如圖連線： 如果 譯碼器的片選端有多個(gè) , （圖略） fabcdegDPCOMd c DPef COMbagLED數(shù)碼 管外形圖 h a g d b c e f 二、顯示譯碼器 七段字符顯示器 （ 七段數(shù)碼管 ） 由七個(gè)發(fā)光二極管組成的數(shù)碼顯示器叫做 LED數(shù)碼管，或 LED七段顯示器， 可以顯示十進(jìn)制數(shù)。 當(dāng) LT=1， 而輸入為 0的二進(jìn)制碼 0000時(shí) ， 只有當(dāng) RBI =1時(shí) ， 才產(chǎn)生 0的七段顯示碼 ,如果此時(shí)輸入 RBI =0 ， 則譯碼器的 a～ g輸出全 0， 使顯示器全滅；所以 RBI稱為滅零輸入端 。當(dāng) RBI=0，輸入為 0的二進(jìn)制碼 0000時(shí)， RBO=0，用以指示該片正處于滅零狀態(tài)。 ?假設(shè)用圖示輸出 1有效的 3線 — 8線譯碼器產(chǎn)生此函數(shù)， 則應(yīng)將 Z式變?yōu)槿缦滦问剑? ?如果用輸出 0有效的 3線 — 8線譯碼器 74LS138產(chǎn)生此函數(shù)， 例 1：用譯碼器產(chǎn)生 Z=ABC+AB 解： ≥1 Z A B C 1 譯碼器輸出端附加 或門 即可。 例 3： 用 1片 74LS139實(shí)現(xiàn) 1位全加器的邏輯功能。 用一片 74LS138加一個(gè)與非門 就可實(shí)現(xiàn)該邏輯函數(shù) 。 333 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的基本概念及工作原理 數(shù)據(jù)選擇器的功能 是根據(jù)地址選擇碼從一組數(shù)據(jù)中選擇 某個(gè) 數(shù)據(jù) 輸出。 當(dāng) A2=1時(shí)， (2)部分電路工作， 六、數(shù)據(jù)選擇器的應(yīng)用 具有 n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多于 n+1個(gè)變量的任意邏輯函數(shù)。 超前進(jìn)位信號的產(chǎn)生原理 第 i位的進(jìn)位輸入信號 (CI)i一定能由 Ai1Ai2…A 0和 Bi1Bi2…B 0唯一確定，因此可以通過邏輯電路先得出每一位全加器的進(jìn)位輸入信號。 例 2： 真值表（設(shè)計(jì)一覽表） 74LS283的輸入 74LS283的輸出 8421BCD A3A2A1A0 修正值 B3B2B1B0 2421BCD S3 S2 S1 S0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 解： 修正電路的設(shè)計(jì) 觀察修正值可知： B3=0； B0=0； B2 =B1 = （ A3A2A1A0） （ A3A2A1A0） m5+m6+m7+m8+m9 約束項(xiàng)： m10+m11+m12+m13+m14 +m15 =0 修正電路輸出邏輯表達(dá)式 已知 : B2=B1=m5+m6+m7+m8+m9 m10+m11+m12+m13+m14 +m15 =0 B2=B1 A1A0 A3A2 00 01 11 10 0 0 0 0 1 1 1 0 1 1 X X X X X X 00 01 11 10 B2=B1= A3 + A2A0 + A2A1 8421BCD碼 修正值 2421BCD碼 ≥1 amp。 結(jié)果，在 t1— t2 時(shí)間內(nèi)，電路輸出端產(chǎn)生了 Y=1的尖峰脈沖， Y=A A Y 0 tpd t1 t2 t3 t4 A Y A 它不符合靜態(tài)下 Y= AA恒為 0 的邏輯關(guān)系。 解： 寫出邏輯表達(dá)式： CCL +=若輸入變量 A＝ B＝ l， 則有： 因此 ， 該電路存在 0冒險(xiǎn) 。 AA1AL = A AG 1G 2amp。 優(yōu)先編碼器 譯碼器 數(shù)據(jù)選擇器 加法器