大學(xué)生電子設(shè)計(jì)競(jìng)賽報(bào)告-基于fpga的頻譜分析儀研制-資料下載頁(yè)
2025-05-18 16:32本頁(yè)面
【導(dǎo)讀】模塊以及2個(gè)RAM和1個(gè)ROM組成。RAM，由顯示模塊分別在兩個(gè)網(wǎng)格中顯示。我們所使用的液晶屏是7寸的，分辨率為800*3*480，Altera公司是世界上“可編程芯片系統(tǒng)”解決方案倡導(dǎo)者。提供高質(zhì)量的可編程解決方案。足各類高端應(yīng)用，如Startix，StratixII等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。年底開始，將逐步取代Cyclone器件，成為Altera在中低FPGA市場(chǎng)中的主力產(chǎn)品。*Stratix：altera大規(guī)模高端FPGA,20xx年中期推出，工藝，集成硬件乘加器，芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。隨著20xx年新一代StratixII器件的推出，將被StratixII逐漸取。大容量高性能FPGA。結(jié)構(gòu)類似，是一種低成本FPGA系列，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。CycloneIIIFPGA系列20xx年推出，采用臺(tái)積電65nm低功耗工藝技術(shù)制造，以。足越來(lái)越大的帶寬需求，同時(shí)降低了成本。與前幾代產(chǎn)品相比，它具有。串并行型AD可達(dá)到納秒級(jí)。
【正文】 tect_module U1 ( .CLK( CLK ), .RSTn( RSTn ), .Pin_In( Pin_In ), // input from top .H2L_Sig( H2L_Sig ), // output to U2 .L2H_Sig( L2H_Sig ) // output to U2 )。 /**************************/ delay_module U2 ( .CLK( CLK ), .RSTn( RSTn ), .H2L_Sig( H2L_Sig ), // input from U1 .L2H_Sig( L2H_Sig ), // input from U1 .Pin_Out( Pin_Out ) // output to top )。 /*******************************/ endmodule module detect_module ( CLK, RSTn, Pin_In, H2L_Sig, L2H_Sig )。 input CLK。 input RSTn。 input Pin_In。 output H2L_Sig。 output L2H_Sig。 /**********************************/ parameter T100US = 1339。d4999。//50M*=4999 /**********************************/ reg [12:0]Count1。 reg isEn。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin Count1 = 1339。d0。 isEn = 139。b0。 end else if( Count1 == T100US ) isEn = 139。b1。 else Count1 = Count1 + 139。b1。 /********************************************/ reg H2L_F1。 reg H2L_F2。 reg L2H_F1。 reg L2H_F2。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin H2L_F1 = 139。b1。 H2L_F2 = 139。b1。 L2H_F1 = 139。b0。 L2H_F2 = 139。b0。 end else begin H2L_F1 = Pin_In。 H2L_F2 = H2L_F1。 L2H_F1 = Pin_In。 L2H_F2 = L2H_F1。 end /***********************************/ assign H2L_Sig = isEn ? ( H2L_F2 amp。 !H2L_F1 ) : 139。b0。 assign L2H_Sig = isEn ? ( !L2H_F2 amp。 L2H_F1 ) : 139。b0。 /***********************************/ endmodule module delay_module ( CLK, RSTn, H2L_Sig, L2H_Sig, Pin_Out )。 input CLK。 input RSTn。 input H2L_Sig。 input L2H_Sig。 output Pin_Out。 /****************************************/ parameter T1MS = 1639。d49_999。//50M*1ms1=49_999 /***************************************/ reg [15:0]Count1。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 1639。d0。 else if( isCount amp。amp。 Count1 == T1MS ) Count1 = 1639。d0。 else if( isCount ) Count1 = Count1 + 139。b1。 else if( !isCount ) Count1 = 1639。d0。 /****************************************/ reg [3:0]Count_MS。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) Count_MS = 439。d0。 else if( isCount amp。amp。 Count1 == T1MS ) Count_MS = Count_MS + 139。b1。 else if( !isCount ) Count_MS = 439。d0。 /******************************************/ reg isCount。 reg rPin_Out。 reg [1:0]i。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin isCount = 139。b0。 rPin_Out = 139。b0。 i = 239。d0。 end else case ( i ) 339。d0 : if( H2L_Sig ) i = 239。d1。 else if( L2H_Sig ) i = 239。d3。 339。d1 : if( Count_MS == 439。d10 ) begin isCount = 139。b0。 rPin_Out = 139。b1。 i = 239。d2。 end else isCount = 139。b1。 339。d2 : begin rPin_Out = 139。b0。 i = 239。d0。 end 339。d3 : if( Count_MS == 439。d10 ) begin isCount = 139。b0。 i = 239。d0。 end else isCount = 139。b1。 endcase /********************************************/ assign Pin_Out = rPin_Out。 /********************************************/ endmodule
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