大學(xué)生電子設(shè)計(jì)競賽報(bào)告-基于fpga的頻譜分析儀研制(存儲(chǔ)版)
【正文】 SYNC_Sig, Ready_Sig, Column_Addr_Sig, Row_Addr_Sig,lcd_out_clk )。 output [10:0]Row_Addr_Sig。b1。d927 ) Count_V = Count_V + 139。 Count_H 1139。b0。b1。 input CLK。 output Wave_wren。 end /************************************/ reg i。 w_en = 139。b1: if(Count_DB == 839。b1。 assign Wave_wren = w_en。 reg[7:0] AD_OUT。 /******************************************/ debounce_module2 U1_Up ( .CLK( CLK ), .RSTn( RSTn ), .Pin_In( Key_In[3] ), .Pin_Out( Key_Out[3] ) )。 output Pin_Out。 input Pin_In。d0。 reg H2L_F2。b0。 !H2L_F1 ) : 139。 input H2L_Sig。 else if( isCount amp。 /****************************************/ reg [3:0]Count_MS。d0。 i = 239。d1 : if( Count_MS == 439。b1。d10 ) begin isCount = 139。 endcase /********************************************/ assign Pin_Out = rPin_Out。 end 339。d2。d3。 rPin_Out = 139。b1。 else if( !isCount ) Count1 = 1639。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 1639。 input CLK。 L2H_F2 = L2H_F1。b1。b1。 reg isEn。 input CLK。 input RSTn。 input [3:0]Key_In。 output AD_CLK。 assign Spect_wren = 139。b0。d0。 i = 139。 begin mData = AD_Data。 output [7:0]Wave_wraddr。 // Count from 0。d1 ) ? 139。 Count_V 1139。d45 amp。d0。d0。 output Ready_Sig。 issg ? Rom_Data[m2] : 139。 iswg ? Rom_Data[m1] : 139。 iswg ? Rom_Data[m1] : 139。 assign Red_Sig[3] = Ready_Sig?(iswg?Ram_wave_Data[m1]:139。 assign Ram_spect_Addr = issg ? n2 : 839。amp。 Column_Addr_Sig 706 ) ) issg = 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) issg = 139。amp。 Row_Addr_Sig 111 amp。b1。b0。 Column_Addr_Sig 95 amp。d112。 /*output lcd_out_de。 output [7:0]Ram_wave_Addr。 input Ready_Sig。 rom_grid U3 ( .address(Rom_Addr), .clock(CLK_40Mhz), .q(Rom_Data) )。 wire [255:0]Spect_Data。 wire [7:0]Rom_Addr。 output lcd_out_vs。 特點(diǎn)： 3V的供電下，功耗為 95 毫瓦 32M 次 芯片內(nèi)部原理框圖： 管腳圖： 管腳說明： 芯片原理圖： 8 位 DA 轉(zhuǎn)換器： AD9708 特點(diǎn)： 秒鐘 125M 的采樣率 的精度為 8 位 功能框圖： 應(yīng)用電路圖： 三、 設(shè)計(jì)、仿真與驗(yàn)證 仿真時(shí)序圖 RTL 級(jí)信號(hào)傳輸視圖 data_fifo 模塊 門級(jí)視圖 編程界面 四、 程序 頂層模塊 module tft_top ( CLK,RSTn,AD_DB,AD_CLK, lcd_out_vs,lcd_out_hs,lcd_out_clk, lcd_out_rgb_r,lcd_out_rgb_g,lcd_out_rgb_b, lcd_ud,lcd_lr,lcd_mode,lcd_pwm )。 Cyclone IV品牌簡介 Altera 公司 FPGA系列知名品牌系列： Cyclone（颶風(fēng) ）： Altera 中等規(guī)模 FPGA， 20xx 年推出， , 內(nèi)核供電，與 Stratix結(jié)構(gòu)類似，是一種低成本 FPGA系列 ，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。 * Stratix ： altera大規(guī)模高端 FPGA,20xx年中期推出， 工藝， 供電。 最 佳 的 IP 內(nèi)核 基于 FPGA 的頻譜分析儀的制作 隊(duì)員 ： 余梟昆、徐嵩、張杰 一、 簡要概述 本系統(tǒng)由 PLL模塊、液晶同步模塊、顯示模塊、 AD 模塊、數(shù)據(jù)緩沖模塊、按鍵模塊、 FFT模塊以及 2 個(gè) RAM（波形 RAM 和頻譜 RAM）和 1 個(gè) ROM（用于存儲(chǔ)網(wǎng)格數(shù)據(jù)）組成。 全面內(nèi)嵌的軟件開發(fā)工具 *CycloneII： Cyclone的下一代產(chǎn)品， 20xx年開始推出， 90nm 工藝， 內(nèi)核供電，屬于低成本 FPGA ，性能和 Cyclone 相當(dāng)，提供了硬件乘法器單元 簡評(píng)：剛剛推出的新一代低成本 FPGA，目前市場(chǎng)零售還不容易買到，估計(jì)從 20xx年年底開始，將逐步取代 Cyclone 器件，成為 Altera 在中低 FPGA 市場(chǎng)中的主力產(chǎn)品。 *StrtratixV為 altera目前的高端產(chǎn)品，采用 28nm工藝，提供了 28G的收發(fā)器件，適合高端的 FPGA產(chǎn)品開發(fā)。）（ 3dB 是指比峰值功率小 3dB，也就是頻譜的一半的頻率帶寬） 4. 可以在 5V到 24V的范圍內(nèi)供電 5. 單電源供電，軌到軌輸出 6. 最大 7. 供電電流為 8. 可以用于視頻應(yīng)用 9. 灌電流最高 30mA 10. 適用于光電二極管的前置放大器 應(yīng)用原理圖： 8 位高速 AD 轉(zhuǎn)換器： AD9280 積分型 AD 的轉(zhuǎn)換時(shí)間是毫秒級(jí)屬低速 AD，逐次比較型 AD 是微秒級(jí)屬中速 AD，全并行 /串并行型 AD 可達(dá)到納秒級(jí)。 o
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