fpgaadvantage簡(jiǎn)易教程-資料下載頁(yè)
2025-05-10 13:12本頁(yè)面
【正文】 nd僅僅是一個(gè)常數(shù) ， 但是還沒(méi)有具體地定義 。 在該子框圖打開(kāi)的情況下 ， 彈出 Object Properties對(duì)話框 ， FPGA Advantage應(yīng)用實(shí)例 （ 3）添加 ModuleWare單元（續(xù)） 北航 計(jì)算機(jī)學(xué)院 62 ? 點(diǎn)擊對(duì)話框中的 User Declarations,對(duì)常量進(jìn)行定義 。 FPGA Advantage應(yīng)用實(shí)例 （ 3）添加 ModuleWare單元（續(xù)） 北航 計(jì)算機(jī)學(xué)院 63 ? 從 ModuleWare庫(kù)選擇 Logic中的 N Input NOR并拖到圖中 ， FPGA Advantage應(yīng)用實(shí)例 （ 3）添加 ModuleWare單元（續(xù)） 北航 計(jì)算機(jī)學(xué)院 64 ? 最終完成的設(shè)計(jì)如下圖 ， 保存文件 ，生成 HDL 代碼 。 FPGA Advantage應(yīng)用實(shí)例 （ 3）添加 ModuleWare單元（續(xù)） 北航 計(jì)算機(jī)學(xué)院 65 （ 1）創(chuàng)建真值表 ? 從 Counter的框圖返回到上一級(jí) ， 雙擊 DtoB模塊 ，然后選擇 True Table即可 。 FPGA Advantage應(yīng)用實(shí)例 5. 設(shè)計(jì)輸入方式 真值表 北航 計(jì)算機(jī)學(xué)院 66 （ 1）創(chuàng)建真值表（續(xù)） ? 最終編輯成下面形式 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 67 ? 在 Designer Manager窗口中選中 Timer，運(yùn)行 generate HDL files， 在 log窗口中看到； FPGA Advantage應(yīng)用實(shí)例 （ 1）創(chuàng)建真值表（續(xù)） 北航 計(jì)算機(jī)學(xué)院 68 ? 在 Designer Manager 窗口選擇 ViewModeHDL Files,可以看到所有的 HDL 文件 。 FPGA Advantage應(yīng)用實(shí)例 （ 1）創(chuàng)建真值表（續(xù)） 北航 計(jì)算機(jī)學(xué)院 69 （ 1）創(chuàng)建 Test bench ? Designer Manager窗口選中 Timer模塊 ， 然后從菜單 File的 New中選擇 Create Test Bench， 默認(rèn)的設(shè)置即可 。 FPGA Advantage應(yīng)用實(shí)例 6. 設(shè)計(jì)仿真 北航 計(jì)算機(jī)學(xué)院 70 （ 1）創(chuàng)建 Test bench（續(xù)） ? 在 Designer Manager窗口可以看到模塊 Timer_tb，打開(kāi)后可以看到： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 71 ? 打 開(kāi) 模 塊 Timer_tb ， 刪掉里面的Timer_tester模塊 ， 然后點(diǎn)擊 （ Add Component） 按鈕 ， 把 TUTORIAL庫(kù)里的Timer_tester模塊拖到圖中 。 FPGA Advantage應(yīng)用實(shí)例 （ 1）創(chuàng)建 Test bench（續(xù)） 北航 計(jì)算機(jī)學(xué)院 72 ? 把該模塊的端口和 Timer的端口一一對(duì)應(yīng)連接 。 FPGA Advantage應(yīng)用實(shí)例 ?點(diǎn)擊 Generate Through Components,為所有的圖形化設(shè)計(jì)產(chǎn)生對(duì)應(yīng)的 HDL代碼。 （ 1）創(chuàng)建 Test bench（續(xù)） 北航 計(jì)算機(jī)學(xué)院 73 ? 在這個(gè)練習(xí)中 ， 后端流程使用的仿真和綜合工具缺省設(shè)置為 Modesim和 Precision。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 74 （ 1）運(yùn)行仿真過(guò)程 ? 在 Design Manager窗口中選擇 View SubWindows Task and Templetes， 打開(kāi) Tasks窗口 。 ? 在 Design Explorer窗口中選中 Timer_tb,執(zhí)行Tasks窗口中的 ModelSim Complier。 如圖所示 。 FPGA Advantage應(yīng)用實(shí)例 7. 運(yùn)行仿真過(guò)程 北航 計(jì)算機(jī)學(xué)院 75 （ 1）動(dòng)畫(huà)仿真 ? 打開(kāi)狀態(tài)機(jī) ， 把頂層的所有信號(hào)加到波形窗口 ， 然后使?fàn)顟B(tài)機(jī)進(jìn)行動(dòng)畫(huà)仿真 ， 波形窗口如圖所示 。 FPGA Advantage應(yīng)用實(shí)例 8. 動(dòng)畫(huà)仿真 北航 計(jì)算機(jī)學(xué)院 76 （ 1）邏輯綜合 ? 在 Design Explorer窗口中選中 Timer模塊 ，然后按下按鈕進(jìn)入綜合流程 ， FPGA Advantage應(yīng)用實(shí)例 9. 邏輯綜合 北航 計(jì)算機(jī)學(xué)院 77 （ 1）邏輯綜合（續(xù)） ? 選擇所用的 FPGA芯片型號(hào)和速度級(jí)別 ， 設(shè)置設(shè)計(jì)的工作頻率 ， 如上圖設(shè)置 ， 然后點(diǎn)擊 OK， Precision開(kāi)始了綜合過(guò)程 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 78 （ 1）邏輯綜合（續(xù)） ? 綜合結(jié)束后 ， 可以分別查看 RTL級(jí)和工業(yè)級(jí)原理圖 ， RTL級(jí)原理圖如下所示 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 79 Thank you!
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