fpgaadvantage簡(jiǎn)易教程(編輯修改稿)
2025-06-15 13:12 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 式模塊和一般模塊的區(qū)別是不支持層次化 ， 而且只能有一種描述方式 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 25 （ 4）添加端口和信號(hào) ? 使用工具欄上的按鈕添加端口和信號(hào) ，如下 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 26 （ 5）添加一個(gè) Bundle和全局連接器 ? 使用工具欄上的按鈕添加Bundle和全局連接器 ， 如下： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 27 （ 6）保存框圖 ? 在 Design Manager窗口中選擇下拉菜單ViewSubWindowsDesign Hierarchy,打開(kāi)Design Hierarchy（ 設(shè)計(jì)層次 ） 窗口 。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 28 （ 6）保存框圖（續(xù)） ? 從 Design Units窗口中選擇 Timer模塊拖到 Design Hierarchy窗口并展開(kāi) ， 可以看到： FPGA Advantage應(yīng)用實(shí)例 ?紅色字樣表示模塊沒(méi)有被定義，也就是說(shuō)這些模塊沒(méi)有具體地描述實(shí)現(xiàn)，僅僅有一個(gè)空的符號(hào)，相當(dāng)于只有 VHDL的實(shí)體頭，沒(méi)有結(jié)構(gòu)體。 北航 計(jì)算機(jī)學(xué)院 29 （ 7）編輯模塊和信號(hào)名 ? 右鍵單擊總線的屬性 ， 如圖： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 30 （ 8）添加一個(gè)嵌入式 HDL文本 視圖 ? 如果修改后的總線看不到位寬的描述 ， 可以在修改總線的同時(shí)修改名字旁邊的Visibility。 ? 選中 OR1嵌入式模塊 ， 按右鍵 ， 從 Open中選擇 New View顯示如下： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 31 （ 8）添加一個(gè)嵌入式 HDL文本 視圖（續(xù)） ? 從下拉菜單中選擇 Text,然后 OK。 此時(shí)可以看到一個(gè)默認(rèn)的 HDL文本視圖出現(xiàn)在 OR1旁邊 ， 也可以編輯 OR1模塊的屬性 。 如下：在文本中輸入： alarm = hold OR beep。 FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 32 （ 8）添加一個(gè)嵌入式 HDL文本 視圖（續(xù)） ? 整個(gè)設(shè)計(jì)如下圖所示： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 33 （ 1）創(chuàng)建一個(gè)狀態(tài)機(jī) ? 選中 Control模塊 ， 點(diǎn)擊右鍵 ， 選擇 Open AsNew View， 此時(shí)如下圖所示： FPGA Advantage應(yīng)用實(shí)例 3. 設(shè)計(jì)輸入方式 狀態(tài)機(jī) 北航 計(jì)算機(jī)學(xué)院 34 （ 1）創(chuàng)建一個(gè)狀態(tài)機(jī)（續(xù)） ? 選擇 State Diagram ， 點(diǎn)擊 Next ， 然后Finish， 一個(gè)新的狀態(tài)機(jī)圖作為 Control模塊的子視圖被創(chuàng)建 ， 狀態(tài)機(jī)編輯窗口彈出 。此時(shí)如下 : FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 35 （ 2）定義狀態(tài)和狀態(tài)轉(zhuǎn)移 條件（續(xù)） ? 點(diǎn) 擊 添 加 五個(gè) 狀 態(tài) ， 默 認(rèn)的 狀 態(tài) 名為s0,s1,s2,s3,s4， 注意：你輸入的第一個(gè)狀態(tài)被假定為啟始狀態(tài) ， 用綠色的雙線圓圈表示 ，如圖所示： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 36 ? 編輯后 ， 保存狀態(tài)機(jī) 。 保存后在Designer Manager窗口中可以看到如下圖所示： FPGA Advantage應(yīng)用實(shí)例 （ 2）定義狀態(tài)和狀態(tài)轉(zhuǎn)移 條件（續(xù)） 北航 計(jì)算機(jī)學(xué)院 37 （ 3）編輯狀態(tài) ? 編輯狀態(tài)屬性有多種途徑 ， 可以直接雙擊要編輯的狀態(tài) ， 也可以選中狀態(tài)后單擊鼠標(biāo)右鍵 ， 選擇彈出菜單中的 Object Properities,比如 s0,如圖所示： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 38 （ 3）編輯狀態(tài)（續(xù)） ? 編輯過(guò)的狀態(tài)如下圖所示： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 39 ? 注意： ZEROS是一個(gè)常數(shù) ， 需要在狀態(tài)機(jī)設(shè)置中的結(jié)構(gòu)Declaration進(jìn)行說(shuō)明 。 選擇下拉菜單 DiagramState Machine Properties， 在 Architecture Declaration Tab 中 輸 入 ： Constant ZEROS:std_logic_vector:=”0000000000”,然后點(diǎn)擊 OK完成 。 如圖所示： FPGA Advantage應(yīng)用實(shí)例 （ 3）編輯狀態(tài)（續(xù)） 北航 計(jì)算機(jī)學(xué)院 40 （ 4）創(chuàng)建一個(gè)層次狀態(tài)機(jī) ? 在 Count的屬性中 ， 改變 State Type成Hierarchical State,雙擊該狀態(tài)進(jìn)入 ，然后編輯如圖所示： FPGA Advantage應(yīng)用實(shí)例 北航 計(jì)算機(jī)學(xué)院 41 （ 4）創(chuàng)建一個(gè)層次狀態(tài)機(jī) （續(xù)） ? 最終編輯如下圖所示：
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