【導(dǎo)讀】和功能共享已成為必然的要求。電子綜合的支撐技術(shù)是聯(lián)網(wǎng)技術(shù)，而武器平臺(tái)上的聯(lián)。線(xiàn)最初是在七十年代末為適應(yīng)飛機(jī)的發(fā)展由美國(guó)提出的飛機(jī)內(nèi)部電子系統(tǒng)聯(lián)網(wǎng)標(biāo)準(zhǔn)，其后由于它的高可靠性和靈活性而在其他的機(jī)動(dòng)武器平臺(tái)上也得到了較廣泛的應(yīng)用。世界上許多集成電路公司和。廠(chǎng)家都不斷開(kāi)發(fā)和生產(chǎn)集成度更高、通用性更強(qiáng)的1553B總線(xiàn)系列器件?；?553B總線(xiàn)通訊接口,減輕了主機(jī)的通訊負(fù)擔(dān),從而提高了系統(tǒng)的可靠性[3]。計(jì)任務(wù)的重點(diǎn)，逐漸集中在飛機(jī)內(nèi)部的電子設(shè)計(jì)上。在航空電子系統(tǒng)中使用數(shù)據(jù)總線(xiàn)，使得不同的航空電子設(shè)備之間能夠互相通信。目前1553B總線(xiàn)已經(jīng)成為在航空航天領(lǐng)域占統(tǒng)。所和相關(guān)單位在這方面做了大量的工作，也取得了一定的成績(jī)。第2章：查找一些MIL-STD-1553B數(shù)據(jù)總線(xiàn)協(xié)議的資料，并對(duì)其進(jìn)行初步的制定步驟。1553B的使用，已由軍飛機(jī)的使用擴(kuò)展到坦克、船舶、衛(wèi)星、武器等領(lǐng)域。相關(guān)終端對(duì)指令應(yīng)給予響應(yīng)并執(zhí)行操作。

　　

【正文】 44C8，在這里完成數(shù)據(jù)字的同步檢出、數(shù)據(jù)檢出、曼徹斯特 II 型碼錯(cuò)誤檢出、奇偶校驗(yàn)等協(xié)議處理后的消息數(shù)據(jù)以雙口 RAM 為媒介通過(guò) 16 位并行數(shù)據(jù)總線(xiàn)送入主處理器進(jìn)行分析處理。在這隔離變壓器A DSP FPGA 配置EEPROM 電平轉(zhuǎn)換芯片 模擬收發(fā)器 隔離變壓器B 電源及時(shí)鐘電路 SDRAM FLASH 南昌航空大學(xué)學(xué)士學(xué)位論文 27 里， DSP 處理器可以對(duì)數(shù)據(jù)進(jìn)行打包 或解包處理，即定義一個(gè)協(xié)議使得接收消息數(shù)據(jù)加上包頭和包尾形成幀格式，再發(fā)給子系統(tǒng)。本文的設(shè)計(jì)僅為測(cè)試 1553B 接口芯片的設(shè)計(jì)，并未考慮與子系統(tǒng)的接口，因此 DSP 只用來(lái)做數(shù)據(jù)的讀入讀出驗(yàn)證，并未進(jìn)行消息的解包和打包處理。同理，當(dāng)發(fā)送數(shù)據(jù)時(shí)， DSP 通過(guò) 16 位數(shù)據(jù)線(xiàn)將數(shù)據(jù)傳輸?shù)?EP1C3T144C8，由 FPGA 來(lái)完成包括發(fā)送控制、同步 /數(shù)據(jù)編碼、奇偶位產(chǎn)生等功能，從 FPGA 出來(lái)的數(shù)據(jù)經(jīng)過(guò)模擬收發(fā)器后送到數(shù)據(jù)總線(xiàn)上進(jìn)行傳輸。 模擬收發(fā)器 模擬收發(fā)器是 BC/RT/MT 直接與傳 輸電纜接口的關(guān)鍵部件， 1553B 總線(xiàn)采用的是雙相碼的曼徹斯特碼，本身包含了自定時(shí)信息，它能與變壓器耦合相協(xié)調(diào)，十分適宜與變壓器耦合的形式，電纜長(zhǎng)度為 150 米左右的航空電子綜合系統(tǒng)中 。 模擬收發(fā)器的主要作用是將雙電平的曼徹斯特碼轉(zhuǎn)化為單電平的曼徹斯特碼，以及將單電平的曼徹斯特碼轉(zhuǎn)化為雙電平的曼徹斯特碼。在本設(shè)計(jì)中，模擬收發(fā)器采用國(guó)產(chǎn)芯片 JM763M125 來(lái)實(shí)現(xiàn)。當(dāng)它作為模擬發(fā)送器時(shí)，主要是接收曼徹斯特 II 型單相 TTL 數(shù)據(jù)并將其轉(zhuǎn)化為差分的相位調(diào)制的雙相 1553B 總線(xiàn)數(shù)據(jù)；同理作為模 擬接收器時(shí)主要是將總線(xiàn)上的 1553B 類(lèi)型的雙相差分?jǐn)?shù)據(jù)轉(zhuǎn)變?yōu)閱蜗嗟? TTL 電平數(shù)據(jù)。其轉(zhuǎn)換波形如圖 所示： 圖 模擬收發(fā)器轉(zhuǎn)換波形圖 1553B 總線(xiàn)要求，用作主總線(xiàn)和短接線(xiàn)的電纜都應(yīng)為可屏蔽雙絞線(xiàn)，模擬收發(fā)器南昌航空大學(xué)學(xué)士學(xué)位論文 28 可采用變壓器耦合或直接耦合兩種方式來(lái)聯(lián)入總線(xiàn)。由于直接耦合不利于終端故障的隔離，因一個(gè)終端故障將造成整個(gè)總線(xiàn)系統(tǒng)的完全癱瘓，所以應(yīng)該盡量避免在空中直接耦合短截線(xiàn)的耦合方式，而是采用變壓器耦合的方式，變壓器耦合的短截線(xiàn)長(zhǎng)度理論上不超過(guò) 6m。如果使用變壓器耦合短截線(xiàn)，則應(yīng) 注意如下幾點(diǎn)。 （ 1）耦合變壓器：變壓器耦合結(jié)構(gòu)如圖 所示，較高匝數(shù)在短截線(xiàn)的隔離電阻一側(cè)。變壓器輸入阻抗即從圖中 B 點(diǎn)看去的開(kāi)路阻抗應(yīng)大于 3000 歐。 （ 2）故障隔離：隔離電阻應(yīng)以和每個(gè)連接物串聯(lián)的方式接到數(shù)據(jù)電纜上。 （ 3）電纜耦合：所有耦合變壓器和隔離電阻，如前面（ 1）和（ 2）規(guī)定，應(yīng)具有連續(xù)的可提供最小為 75%覆蓋的屏蔽。該隔離電阻和耦合變壓器應(yīng)以盡可能短的短截線(xiàn)連到干線(xiàn)上。 （ 4）短截線(xiàn)電壓要求：每條數(shù)據(jù)總線(xiàn)都應(yīng)設(shè)計(jì)成圖上 A 點(diǎn)的短截線(xiàn)對(duì)于數(shù)據(jù) 總線(xiàn)上任一終端的傳輸都有 1~14V 的線(xiàn) 線(xiàn)、峰 峰電壓幅度。 圖 用變壓器耦合的數(shù)據(jù)總線(xiàn)接口 南昌航空大學(xué)學(xué)士學(xué)位論文 29 在本文的設(shè)計(jì)里，隔離變壓器和模擬收發(fā)器分別采用的是 BTTC 公司的 BUS25679 和國(guó)產(chǎn)收發(fā)器芯片 JM763M125。隔離變壓器和模擬收發(fā)器的連接圖如圖 所示。 圖 隔離變壓器與模擬收發(fā)器部分電路圖 FPGA 芯片 EP1C3T144C8 介紹及外圍電路設(shè)計(jì) 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA， Field Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路 (VISI)技術(shù)和計(jì)算 機(jī)輔助設(shè)計(jì) (CAD)技術(shù)發(fā)展的結(jié)果。 FPGA 器件集成度高、體積小，具有通過(guò)用戶(hù)編程實(shí)現(xiàn)專(zhuān)門(mén)應(yīng)用的的功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開(kāi)發(fā)平臺(tái)，經(jīng)過(guò)設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的效果。利用 FPGA可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是采用 FPGA 器件可以將原來(lái)的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性，同時(shí)還可以很方便的對(duì)設(shè)計(jì)進(jìn)行在線(xiàn)修改。 FPGA 器件成為研制開(kāi)發(fā)的理想器件，特別適于產(chǎn)品的樣機(jī)開(kāi)發(fā)和小批量生產(chǎn)，因此人們也把 FPGA 稱(chēng)為可編程的 ASIC。 可以 斷定 FPGA 在結(jié)構(gòu)、密度、功能、速度和靈活性方面將得到進(jìn)一步的發(fā)展。隨著工藝和結(jié)構(gòu)的改進(jìn)， FPGA 的集成度將進(jìn)一步提高，性能將進(jìn)一步完善，成本將逐漸下降，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中將起到越來(lái)越重要的作用。 Altera Cyclone 系列 FPGA 是 A1tera公司 2020 年 9 月份推出的，基于 1． 5v， O． 13μ m 工藝， Cyclone 是一個(gè)性?xún)r(jià)比很高的 FPGA 系列。其中 EPlC3T144 是 Cyclone 系列中的一員，共有 2910 邏輯單元， 59904RAM bits， 1 個(gè) PLLs，最多有 104 個(gè)用戶(hù) I／O，可以說(shuō)這款 FPGA 的資源非常豐富，足夠滿(mǎn)足大型設(shè)計(jì)的需要。 本設(shè)計(jì)選用 Altera 公司的 Cyclone 系列芯片，芯片型號(hào)為 EPlC3T144C8，因?yàn)樵撃喜娇沾髮W(xué)學(xué)士學(xué)位論文 30 芯片是 Altera 公司推出的低價(jià)格、高容量的 FPGA，其以較低的價(jià)格、優(yōu)良的特性及豐富的片上資源在實(shí)際應(yīng)用中被廣泛的采用，這些都是其他同類(lèi)產(chǎn)品無(wú)法相比的。 1． EPlC3T144C8 芯片采用 1． 5V 內(nèi)核電壓 , mSRAM 工藝 ,與其他同類(lèi)產(chǎn)品相比具有以下特點(diǎn)： (1)邏輯資源豐富，邏輯單元 (LE)數(shù)量為 2910 個(gè)。 (2)有 104 個(gè)可用 I／ O 引腳， I／ O 輸出可 以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有壓擺率控制、三態(tài)緩沖、總線(xiàn)保持等功能：整個(gè)器件的 I／ 0 引腳分為四個(gè)區(qū)，每個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的 I／ 0 輸出。 (3)多電壓接口，支持 LVTTL， LVCMOS， LVDS 等 I／ 0 標(biāo)準(zhǔn)。 (4)靈活的時(shí)鐘管理，片內(nèi)配有一個(gè)鎖相環(huán) (PLL)電路，可以提供輸入時(shí)鐘的 1～ 32倍頻或分頻、 156～ 417ps 相移和可變占空比的時(shí)鐘輸出，輸出時(shí)鐘的特性可直接在開(kāi)發(fā)軟件 Quartos II 里設(shè)定。經(jīng)鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片 外供其它電路使用。 (5)內(nèi)有 SignalTap 嵌入式邏輯分析器，極大地方便了設(shè)計(jì)者對(duì)芯片內(nèi)部邏輯進(jìn)行檢查，而不需要將內(nèi)部信號(hào)輸出到 I／ O 管腳上。 本設(shè)計(jì)對(duì) FPGA 芯片的供電采用 TI 公司 LDO 電源芯片 TPS70448 來(lái)實(shí)現(xiàn)。它能同時(shí)輸出 的核電壓和 的 I/O 電壓以及輔助電壓，并且具有 POR（ Power On Reset）功能，非常適合對(duì)與多種電壓輸入的芯片如 FPGA、 DSP 等供電。 TPS70448 供電部分的電路圖如圖 所示： 圖 FPGA 供電芯片 TPS70448 電路圖 南昌航空大學(xué)學(xué)士學(xué)位論文 31 FPGA 下載電路 Altera 器件的編程連接硬件包括： ByteBlaster 并口下載電纜、 ByteBlasterMV并口下載電纜、 MasterBlaster 串口／ USB 通信電纜、 BitBlaster 串口下載電纜。 本設(shè)計(jì)采用了 ByteBlasterMV 串口口下載電纜 [1]。 ByteBlasterMV 串口下載電纜采用兩種下載模式：被動(dòng)串行模式和 JTAG 仿真下載模式。 如表 所示。 表 FPGA 器件的下載模式 為了利用 ByteBlasterMV 并口下載電纜配置 系列 EPlC3T144， 電源中應(yīng)該連接上拉電阻，電纜的 VCC 腳連接到 電源，而器件的 VCCINT 引腳連到相應(yīng)的 電源。對(duì)于 PS 配置，器件的 VCCIO 引腳必須連到 或 電源。對(duì)于JTAG 在線(xiàn)配置和在線(xiàn)編程，電纜的 VCC 引腳必須連接 電源。 ByteBlasterMV 并口下載電纜與 PC 機(jī)相連的是 25 針插頭，與 PCB 電路板相連的是 10 針插座。數(shù)據(jù)從 PC 機(jī)并口通過(guò) ByteBlasterMV 并口電纜下載到電路板。 FPGA 芯片的 主串模 式配置 電路圖如圖 所示 南昌航空大學(xué)學(xué)士學(xué)位論文 32 圖 采用主串模式對(duì) FPGA 進(jìn)行配置電路圖 試驗(yàn)結(jié)果分析 BC 模式下的仿真結(jié)果 BC 是總線(xiàn)上啟動(dòng)消息傳輸任務(wù)的終端，所有的消息傳輸都是由 BC 發(fā)出命令字來(lái)開(kāi)始的。下面給出幾種典型的消息傳輸格式的仿真圖。 圖 為 BC 發(fā)送給 RT 地址 7 的接收命令 3823H，接收數(shù)據(jù)字個(gè)數(shù)為 3，數(shù)據(jù)存儲(chǔ)在雙口 RAM 的 22 22 226 地址空間。 RT 在接收到命令字和數(shù)據(jù)字之后，返回狀態(tài)字， BC 正確接收狀態(tài)字后，消息傳送完 畢。 南昌航空大學(xué)學(xué)士學(xué)位論文 33 圖 BC 向 RT 傳輸接收數(shù)據(jù)命令格式的仿真圖 本章小結(jié) 本章首先介紹了基于 FPGA 的 1553B 協(xié)議芯片測(cè)試系統(tǒng)的硬件構(gòu)成，對(duì)其中的關(guān)鍵器件如模擬收發(fā)器、 FPGA 芯片、 DSP 芯片等進(jìn)行了簡(jiǎn)單的說(shuō)明。然后重點(diǎn)交代了BC/RT/MT 三種終端模式下的時(shí)序仿真過(guò)程，對(duì) 1553B 常見(jiàn)的幾種消息傳輸格式進(jìn)行了仿真驗(yàn)證并給出了仿真結(jié)果。章節(jié)最后通過(guò)兩塊實(shí)驗(yàn)板對(duì)接來(lái)傳輸消息的方式對(duì)整體設(shè)計(jì)進(jìn)行了實(shí)際硬件測(cè)試，通過(guò)示波器觀(guān)測(cè)到的總線(xiàn)上正確的波形來(lái)驗(yàn)證了設(shè)計(jì)的正確性，同時(shí)也說(shuō) 明本文的設(shè)計(jì)方案是合理的，可行的。 南昌航空大學(xué)學(xué)士學(xué)位論文 34 6 總結(jié) 及后期展望 論文總結(jié) 在 柴 老師的 耐心指導(dǎo)下，經(jīng)過(guò)半個(gè)學(xué)期 的努力，對(duì) 基于 FPGA 的 MILSTD1553B航空 總線(xiàn)接口 控制 系統(tǒng) 有了一些了解，并 進(jìn)行了較為 淺 入的 學(xué)習(xí)和 研究，在研究了總線(xiàn)接口協(xié)議的基礎(chǔ)上，成功地完成了基于 FPGA 的 1553B 總線(xiàn)接口系統(tǒng)的設(shè)計(jì)，在驗(yàn)證方面，達(dá)到了前后仿真一致，并完成了系統(tǒng)的綜合、布局布線(xiàn)。最后自行設(shè)計(jì)了硬件測(cè)試電路板，完成了總線(xiàn)接口系統(tǒng)的測(cè)試與驗(yàn)證。 本文采用自主設(shè)計(jì)體系結(jié)構(gòu)的技術(shù)路線(xiàn)，利用自上 而下的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)， 在此基礎(chǔ)上完成了 1553B 總線(xiàn) BC 接口的 VHDL 設(shè)計(jì)、系統(tǒng)的綜合 / 仿真及 FPGA 實(shí)現(xiàn)。 通過(guò)測(cè)試與驗(yàn)證，該設(shè)計(jì)具有一定的通用性，它的邏輯只涉及到接口本身，與外部處理器的接口十分簡(jiǎn)單。并且由于選用的器件資源比較豐富，對(duì)以后進(jìn)行功能的添加也十分的方便。在設(shè)計(jì)的最后針對(duì)器件進(jìn)行再一次的優(yōu)化，這樣縮短了設(shè)計(jì)周期，提高了系統(tǒng)性能，并且大大提高了芯片的資源利用率。此方案 初步 達(dá)到用戶(hù)要求，其結(jié)構(gòu)緊湊，具有高性能、高靈活性等特點(diǎn)，具有很大的開(kāi)發(fā)應(yīng)用前景。 雖然畢業(yè)設(shè)計(jì) 未能取得全部的 成功 ，但 是 無(wú)論是對(duì)于我的制作和思考能力上都有獲得了 豐富 的經(jīng)驗(yàn) 。 我深刻的知道要想全部完成我的這個(gè)畢設(shè)項(xiàng)目需要很豐富的知識(shí)，思考和動(dòng)手能力等等，但我不氣餒畢竟 畢業(yè)設(shè)計(jì) 對(duì)于我們這樣初生牛犢的學(xué)生來(lái)說(shuō)本來(lái)就是一個(gè)難得的將理論與實(shí)際相結(jié)合的鍛煉機(jī)會(huì)。 通過(guò) 對(duì)航空總線(xiàn)控制地 設(shè)計(jì)， 我學(xué)到了對(duì)以往知識(shí)的總結(jié)和應(yīng)用 ，同時(shí)也鍛煉了我綜合運(yùn)用所學(xué)專(zhuān)業(yè)基礎(chǔ)知識(shí)解決實(shí)際問(wèn)題的能力，提高了我查閱文獻(xiàn)資料、設(shè)計(jì)手冊(cè)、設(shè)計(jì)規(guī)范以及電腦制圖等其他專(zhuān)業(yè)能力水平。 而且通過(guò)對(duì)整體的掌控，對(duì)局部的取舍，以及對(duì)細(xì)節(jié)的斟酌處理，也 使我的能力得到了鍛煉，經(jīng) 驗(yàn)得到了豐富，并且意志品質(zhì)力，抗壓能力及耐力也都得到了不同程度的提升。 南昌航空大學(xué)學(xué)士學(xué)位論文 35 后期展望 隨著越是對(duì)本畢業(yè)設(shè)計(jì)課題的深入的了解，越是發(fā)覺(jué)里面的內(nèi)容和要研究的方案需要很強(qiáng)的理論基礎(chǔ)和很強(qiáng)的動(dòng)手能力?？v觀(guān)我的大體設(shè)計(jì)系統(tǒng)圖，對(duì)于 BC 功能的設(shè)計(jì)其中是很復(fù)雜的，為此對(duì)于我一名本科生無(wú)疑是一項(xiàng)巨作。所以我在投入我大量的時(shí)間和力所能及的能力上我只對(duì) BC 功能， FPGA 的 1553B 協(xié)議處理器中有將近 13個(gè)模塊簡(jiǎn)單地制作出了 7 個(gè)模塊，其中還有一些小細(xì)節(jié)的步驟還沒(méi)來(lái)得及完善和簡(jiǎn)化。所以由于時(shí)間，能力等等各種條件的 約束下，我只能夠做出了這么多。 對(duì)于 設(shè)計(jì)的最終結(jié)果就是 設(shè)計(jì)預(yù)留工作方式選擇信號(hào)及控制信號(hào)，以可將總線(xiàn)控制器、遠(yuǎn)程終端接口、總線(xiàn)監(jiān)視器結(jié)合起來(lái)以達(dá)到通用航空總線(xiàn)接口的功能。完成相應(yīng)的硬件描述語(yǔ)言程序最后經(jīng)綜合和仿真驗(yàn)證后，在特定的 FPGA 中實(shí)現(xiàn)。 每個(gè)子模塊都可以實(shí)現(xiàn)仿真，且能實(shí)現(xiàn) BC 功能的全部運(yùn)轉(zhuǎn)，實(shí)現(xiàn)數(shù)據(jù)的發(fā)送和接收 最后連接到遠(yuǎn)程終端和監(jiān)控器上實(shí)現(xiàn)整個(gè)過(guò)程的運(yùn)作，希望下屆的學(xué)弟們能繼續(xù)完成我這未完成的巨作。 南昌航空大學(xué)學(xué)士學(xué)位論文 36 參考文獻(xiàn) [1]. 百度文庫(kù) [2]. 李文軍，邰炳昌 .飛機(jī) MILSTD1553B總線(xiàn)的測(cè)試