【導(dǎo)讀】對多路脈沖序列信號檢測要求越來越高。隨著器件復(fù)雜程度的提高,電路邏輯圖。變得過于復(fù)雜,不便于設(shè)計。著可編程邏輯器件的發(fā)展而發(fā)展起來的一種硬件描述語言。述能力,能支持系統(tǒng)行為級、寄存器輸級和門級三個不同層次的設(shè)計。其中漢明碼是一種能。夠糾正一位錯碼檢測兩位錯碼且編碼效率較高的線性分組碼。擾能力差以及設(shè)計困難、設(shè)計周期長等缺點?？墒瓜到y(tǒng)的可靠性大大提高。隨著ASIC技術(shù)、EDA技術(shù)的不斷完善和發(fā)展以及VHDL、HDL等通用性。PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，來改正程序中的錯誤和更便宜的造價。的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。

　　

【正文】 (1)。 dat(0) = hamin(0)。 dat(3 DOWNTO 2) = hamin(3 DOWNTO 2)。 WHEN 110 = dat(2) = NOT hamin(2)。 dat(3) = hamin(3)。 dat(1 DOWNTO 0) = hamin(1 DOWNTO 0)。 WHEN 111 = dat(3) = NOT hamin(3)。 dat(2 DOWNTO 0) = hamin(2 DOWNTO 0)。 END CASE。 ELSIF ((syndrome(0) = 39。039。) AND (syndrome(3 DOWNTO 1) /= 000)) THEN ne1 = 39。039。 one1 = 39。039。 req1 = 39。139。 dat(3 DOWNTO 0) = 0000。 END IF。 if(clk39。event and clk=39。139。)then ne=ne1。 one=one1。 req=req1。 dataout(3 DOWNTO 0)=dat(3 DOWNTO 0)。 18 end if。 else dataout=ZZZZ。 ne=39。Z39。 one=39。Z39。 req=39。Z39。 end if。 END PROCESS。 END ver1。 圖 譯碼波形圖 說明 :輸入為 clk、 datain、 dec_en輸出為 dec_out、 chongfa、 onef和 right，通過 dec_en來控制譯碼器譯碼 特殊寄存器模塊 ARCHITECTURE ONE OF JZQ IS BEGIN PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN S1=D(3 DOWNTO 0)。 S2=D(7 DOWNTO 4)。 END IF。 END PROCESS。END ONE 19 圖 特殊寄 存器波形圖 說明：輸入為 8 位數(shù)據(jù) D，特殊寄存器是將其寄存成兩個 4 位的 S S2. architecture one of xulie is signal q: INTEGER RANGE 0 TO 8。 signal p: std_logic_vector(7 downto 0)。 begin p(7 downto 0)=11010011。 process(clk,clr) begin if clr=39。139。 then q=0。 elsif clk39。event and clk =39。139。 then case q is when 0=if din=p(7) then q=1。else q=0。end if。 when 1=if din=p(6) then q=2。else q=0。end if。 when 2=if din=p(5) then q=3。else q=0。end if。 when 3=if din=p(4) then q=4。else q=0。end if。 when 4=if din=p(3) then q=5。else q=0。end if。 when 5=if din=p(2) then q=6。else q=0。end if。 when 6=if din=p(1) then q=7。else q=0。end if。 when 7=if din=p(0) then q=8。else q=0。end if。 when others = q=0。 end case。 end if。 end process。 process(q) begin if en=39。139。 then if q=8 then result=39。139。 else result=39。039。 end if。 else result=39。039。 end if。 end process。 end one； 20 圖 序列檢測器波形圖 說明：通過 en 控制，當(dāng) clk 上升沿時檢測數(shù)據(jù) 頂層模塊 圖 頂層模塊設(shè)計圖 21 圖 頂層模塊波形圖 實驗說明：實驗 通過 enc_en 控制編碼器編碼，當(dāng) enc_en 為高電平， clk 上升沿時開始編碼，并通過 dec_en 控制譯碼器譯碼，當(dāng) dec_en 為高電平， clk 為上升沿時，開始譯碼，譯碼則是將 enc_h 和 enc_l 兩個漢明碼編碼的高低四位進(jìn)行譯碼，通過譯碼結(jié)果與寄存器輸入數(shù)據(jù)進(jìn)行校對，當(dāng)校對正確是則 right 為高電平，當(dāng)有一個錯誤時，則 onef 為高電平（其輸出數(shù)據(jù)是經(jīng)過漢明碼改正后的數(shù)據(jù)），并當(dāng)有兩個錯誤時，則 chongfa 為高電平，并將數(shù)據(jù)進(jìn)行重發(fā)。 5 硬件部分 硬件已經(jīng)完成制作并通過調(diào)試，基本實現(xiàn)了實驗的要求。 6 實驗總結(jié) 22 通過對本次創(chuàng)新實驗的學(xué)習(xí)，我對 EDA 電子設(shè)計有了全新的認(rèn)識，了解了FPGA 是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 我們通過 QuartusII系列的軟件的學(xué)習(xí)，初步掌握了基于 FPGA 的設(shè)計及其應(yīng)用，并且得到老師的傾心指導(dǎo)，獲益頗多，相信 對以后的學(xué)習(xí)和研究相關(guān)的知識會有很大的幫助。 8 參考文獻(xiàn) 【 1】 潘松，黃繼業(yè) EDA技術(shù)使用教程（第三版） 科學(xué)出版社 2020 【 2】 鄔楊波，王曙光，胡建平 有限狀態(tài)機(jī) VHDL設(shè)計及優(yōu)化信息技術(shù) 2020(01) 【 3】 譚會生，瞿遂春 EDA技術(shù)綜合應(yīng)用實例與分析 2020： 112～ 156 【 4】 唐瑜，符興呂，羅江 用 VHDL語壽實現(xiàn)序列信號的產(chǎn)生和檢測 2020(09) 【 5】 曾繁泰，陳美金 VHDL程序設(shè)計 2020： 56～ 120