【導(dǎo)讀】事技術(shù)，大大的加強(qiáng)了軍事打擊和防御能力，成為軍事“力量倍增器”。形狀等，從而實(shí)現(xiàn)對(duì)目標(biāo)的探測(cè)、跟蹤、定位和識(shí)別。由于激光的頻率比微波高。獨(dú)特優(yōu)點(diǎn)，其發(fā)展受到許多國(guó)家的重視，應(yīng)用也日益廣泛。八十年代半導(dǎo)體激光二極管技術(shù)日趨成熟，隨著半導(dǎo)體激。小、重量輕、結(jié)構(gòu)簡(jiǎn)單、使用方便，對(duì)人眼安全、性價(jià)比高等一系列優(yōu)點(diǎn)。此外美國(guó)科學(xué)應(yīng)用國(guó)際公司與美國(guó)海軍研究室還開(kāi)展了雙模式成像激光雷。一體的末端制導(dǎo)概念。總之，激光雷達(dá)在國(guó)外己經(jīng)進(jìn)入實(shí)用化階段。司又推出測(cè)距能力為800碼的攝像機(jī)型LasersiteLD激光測(cè)距儀[3]。測(cè)程、測(cè)頻和小型化等方面來(lái)看。上述LD激光測(cè)距儀經(jīng)過(guò)改進(jìn)后，是可以滿足。末敏彈的測(cè)程和定位要求。復(fù)率激光雷達(dá)演示系統(tǒng)已實(shí)現(xiàn)10KHz的測(cè)頻，測(cè)程2公里，測(cè)距精度為±50mm，其中中國(guó)計(jì)量大學(xué)光電子所與國(guó)內(nèi)外合作開(kāi)發(fā)了LD兩種型號(hào)（一。式的激光測(cè)距機(jī)，測(cè)距能力達(dá)1Km，測(cè)距精度為±1m。其中高精度計(jì)數(shù)和控制模塊是超小型脈沖激光測(cè)距機(jī)的核心部分，是關(guān)鍵之

　　

【正文】 是使用 C 語(yǔ)言 (標(biāo)準(zhǔn) C)編寫(xiě)程序，在 Medwin 環(huán)境中編譯輸出 Intel HEX 文件，用燒錄器寫(xiě)入 Atmel 公司的 89C52 單片機(jī)。主要程序如下 : include sbit P1_2=P2^1。//P1_2 對(duì)應(yīng) S_CLOCK sbit P1_1=P2^0。//P1_1 對(duì)應(yīng) S_DATA sbit P1_0=Pl^7。//P1_0 對(duì)應(yīng) S_LOAD void main(void) { P1_0=l。 //初始化各個(gè)端口 P1_2=1。 P1_2=0。 P1_0=0。//把 S_LOAD 管腳的電平拉低，開(kāi)始送數(shù) P1_2=0。//使 S_CLOCK 產(chǎn)生上升沿，獲得移位信號(hào) P1_1=0。/*T2*/ . . . P1_1=0。/*MO*/ P1_2=1。 P1_2=0。 P1_0=1。//使 S_LOAD 產(chǎn)生一個(gè)正向脈沖，結(jié)束配置 37 P1_0=0。 } (2)并行配置 : 通過(guò)對(duì) M[8:0]和 N[1:0]直接結(jié)高電平或接地，在電源有效時(shí)，對(duì) SY89430進(jìn)行配置。正常情況下，當(dāng)系統(tǒng)復(fù)位時(shí)， P_LOAD 輸入端被拉低，直到電源輸入變得有效。隨著 S_LOAD 管腳被拉低，在 P_LOAD 輸入端被由低拉高的上升沿，并行輸入的信號(hào)被系統(tǒng)捕捉到。并行配置擁有比串行配置更高的優(yōu)先級(jí)，將首先對(duì)系統(tǒng)進(jìn)行并行配置，然后進(jìn)行串行配置，直到串行配置完成。 阻抗匹配 : 芯片的差分 PECL 輸出，即 PECL 和 PECL，是開(kāi)路射極輸出。因此，終端負(fù)載電阻或電流源必須被用作多用途。這些被設(shè)計(jì)成用于驅(qū)動(dòng) 500 的傳輸線。因此必須使用阻抗匹配技術(shù) 來(lái)盡可能的使操作頻率最高并且使波形失真最小。下圖是阻抗匹配的電路圖 : 圖 SY89430 的輸出阻抗匹配圖 電源的注意事項(xiàng) : 電源供電電壓 :SY89430 可以工作在單獨(dú)正電壓 +5V 或 + 下。差分 PECL輸出將會(huì)使用同樣的供電電壓連接到 PECL輸入。本設(shè)計(jì)中使用的是 5V電壓供電。 供電電源地濾波 : 在任何高速集成電路中，電源地濾波是十分重要地。在所有的獨(dú)立供電的管腳和地之間都必須加一個(gè) uF 的高頻旁路的電容。 VCC1, VC_QUIET,VCC_ TTL，和 VCC_OUT 每個(gè)必須通過(guò)焊盤(pán)連接 到供電面上，且每個(gè)管腳都必須有一個(gè)旁路電38 容。為了獲得最好的頻率表現(xiàn)，電源部分最好要和其它模塊隔離開(kāi)。供電部分的每一個(gè)管腳都必須接一個(gè) 和 的旁路電容。 輸入?yún)⒖紩r(shí)鐘連接 : SY89430 是專(zhuān)門(mén)設(shè)計(jì)用于 16MHz 的參考頻率輸入和 2MHz 的相位探測(cè)頻率。使用 16MHz 的參考頻率可以對(duì)芯片進(jìn)行編程，可產(chǎn)生以 lMHz 的步調(diào)進(jìn)行變化的25950MHz 的頻率輸出。晶振兩端直接連接到 XTAL1 和 XTAL2 兩個(gè)管腳。 分頻器的選擇 在數(shù)字電路中，分頻就是計(jì)數(shù)的意思，由于核心計(jì)數(shù)模塊無(wú)法工作在 500MHz的頻率之下，所以必須對(duì) PECL 時(shí)鐘信號(hào)進(jìn)行分頻，也就是先進(jìn)行計(jì)數(shù)。 SY1 OOELT34 是 MICREL 公司推薦使用的分頻芯片 (用于 5V的工作電壓 )。 如圖 示。 圖 分頻芯片 SY100ELT34 SY100ELT341 是一款低偏移，能實(shí)現(xiàn)令247。 1,247。 2,247。 4的專(zhuān)門(mén)用于低偏移的時(shí)鐘發(fā)生器的分頻芯片。它能夠?qū)崿F(xiàn)對(duì)三個(gè)分頻時(shí)鐘信號(hào)進(jìn)行同步控制，因此，在對(duì)三個(gè)輸出進(jìn)行保持的時(shí)候，不會(huì)出現(xiàn)時(shí)差的問(wèn)題。 此分頻器的管腳使用如表 示。 表 管腳 功能 CLK 差分時(shí)鐘輸入 /EN 同步使能信號(hào) MR 主復(fù)位 VBB 參考輸出 Q0 差分247。 1輸出 39 Q1 差分247。 2輸出 Q2 差分247。 4輸出 SY100ELT341 的控制功能 CLK /EN MR 功能 ↑ L L 分頻 ↓ H L 保持 Q02 X X H 復(fù)位 Q02 注意其中 /EN管腳的功能是十分重要的，核心計(jì)數(shù)部分就是利用了它的特性。利用它的高低電平的變化，可以實(shí)現(xiàn)時(shí)鐘信號(hào)的分頻和保持，用來(lái)啟動(dòng)和關(guān)閉計(jì)數(shù)器。 電平轉(zhuǎn)換 (PECL 轉(zhuǎn) TTL) 由于脈沖計(jì)數(shù)模塊最終需要的 是 TTL 電平的時(shí)鐘信號(hào)，因此 PECL 電平的時(shí)鐘信號(hào)需要轉(zhuǎn)換成 TTL 電平， SY100ELT23 是 MICREL 提供的一款雙端差分 PECL到 TTL 的轉(zhuǎn)換芯片。由于使用是 PECL 電平 (Positive ECL )，因此我們只需要 +5V和地就可以了。而且它的 SOIC 封裝和低偏移雙門(mén)設(shè)計(jì)使它成為一款很好的時(shí)鐘或數(shù)據(jù)信號(hào)轉(zhuǎn)換芯片。它的結(jié)構(gòu)圖如圖 。 圖 SY100ELT23 內(nèi)部結(jié)構(gòu)圖 時(shí)鐘電路部分的基本工作流程是：利用一個(gè)高穩(wěn)定的晶振作為 PLL 芯片的參考時(shí)鐘輸入， PLL 芯片產(chǎn)生高頻 (500MHz )的 PECL電平的時(shí)鐘信號(hào)，對(duì)該信號(hào)進(jìn)行 1, 2,4 分頻，再進(jìn)行 PECL 到 TTL 電平轉(zhuǎn)換得到 S1, S2, S3，三個(gè)信號(hào)輸入核心計(jì)數(shù)單元， S3 作為內(nèi)部時(shí)鐘基準(zhǔn)，進(jìn)行計(jì)數(shù)和相應(yīng)的控制。 40 基于 CPLD 的高精度計(jì)數(shù)模塊 芯片的介紹及選用 [9] 隨著對(duì)電子技術(shù)的發(fā)展，電路系統(tǒng)，特別是數(shù)字電路，集成度越來(lái)越高，對(duì)器件的性能 (包括速度，穩(wěn)定度，復(fù)雜程度 )要求也越來(lái)越高。 FPGA/CPLD 以其自身具有的高集成度，高速度以及現(xiàn)場(chǎng)可編程能力 (FPGA )，已經(jīng)被廣泛運(yùn)用于各個(gè)應(yīng)用領(lǐng)域 (高速信號(hào)采集，高速數(shù)字信 號(hào)處理，高速控制等等 )。 FPGA 與 CPLD 器件有各自的優(yōu)缺點(diǎn)。一般來(lái)講，由于在 CPLD 器件內(nèi)可以通過(guò)邏輯陣列將大型函數(shù)在一級(jí)邏輯中實(shí)現(xiàn)，因此它能夠提供最高的系統(tǒng)運(yùn)行速度，并且其易于確定的時(shí)序參數(shù)也有助于邏輯分析工作，但是它的內(nèi)部寄存器資源相對(duì) FPGA 器件要少。 實(shí)際 設(shè)計(jì)時(shí)，設(shè)計(jì)邏輯被劃分到 CPLD 的各個(gè)邏輯塊內(nèi)，并且可由用戶控制具體使用方式。 FPGA 器件具有較小的基本邏輯單元，通常適合實(shí)現(xiàn)流水結(jié)構(gòu)的設(shè)計(jì)，也可以利用邏輯單元的級(jí)連來(lái)實(shí)現(xiàn)較長(zhǎng)的數(shù)據(jù)通路。相對(duì)CPLD 器件 FPGA 的邏輯單元陣列是可以將設(shè)計(jì)功能進(jìn)行 更細(xì)的劃分，因此能夠更充分的利用單元內(nèi)的各種資源，但是同時(shí)也加大了邏輯優(yōu)化和時(shí)序分析的難度。 由于本項(xiàng)目的核心是計(jì)數(shù)器，因此器件內(nèi)部 的時(shí)延是我們必須考慮而且要準(zhǔn)確的預(yù)測(cè)，并且對(duì)時(shí)序的要求比較嚴(yán)格， 因此最好 CPLD 器件。 MAX7000 系列是高密度，高性能 CMOS CPLD 器件，是在 Altera 公司的第二代MAX 結(jié)構(gòu)基礎(chǔ)上構(gòu)成，采用先進(jìn)的 技術(shù)制造， MAX7000 提供 1200 到10000 的可用門(mén)，引腳到引腳的延時(shí)為 6ns，計(jì)數(shù)器的頻率可以達(dá)到 。它的內(nèi)部是用 CMOS EEPROM 單元實(shí)現(xiàn)邏輯函數(shù)的。 EPM7064S 是可編程的大規(guī)模邏輯器件，為 ALTERA 公司的 MAX7000 系列產(chǎn)品之一，它具有高阻抗、電可擦等特點(diǎn)，提供門(mén)數(shù) 2500，可用門(mén)單元為 1250 個(gè)，擁有 64 個(gè)宏單元，可用 I/O 數(shù)目 68，管腳間最大延遲為 5ns，工作電壓為 +5V。具體參數(shù)見(jiàn)表 所示。 41 表 系列芯片 很明顯，隨著芯片的可用門(mén)數(shù)，宏單元數(shù)目，邏輯陣列塊數(shù)的增加，芯片的管腳對(duì)管腳的延時(shí) tPD也增大，而系統(tǒng)可工作的最高頻率 fCNT迅速降低。全局時(shí)鐘的建立時(shí)間 tSU和全局時(shí)鐘的輸出 延時(shí) tC01也在增加，但幅度并不是大。而快速輸入時(shí)鐘的建立時(shí)間 tFSU。則基本保持不變或變化很小。 綜合各方面因素，時(shí)間特性 (管腳間延時(shí)，時(shí)鐘信號(hào)建立時(shí)間，內(nèi)部單元的延時(shí) )，可工作的最高頻率 (內(nèi)部計(jì)數(shù)器實(shí)際工作在 125MHz 時(shí)鐘頻率下 )，內(nèi)部可使用資源數(shù)量，可使用 I/O 口的數(shù)量，封裝形式 (PLCC, QFP等， EPM7064S 的各項(xiàng)指標(biāo)基本符合本設(shè)計(jì)的要求。 高精度計(jì)數(shù)的解決方案 計(jì)數(shù)模式的確定 本系統(tǒng)采用同步計(jì)數(shù)，所謂同步計(jì)數(shù)指的是所有存儲(chǔ)單元的狀態(tài)的改變?cè)谙到y(tǒng)統(tǒng)一的時(shí)鐘脈沖 控制之下同時(shí)發(fā)生，既存儲(chǔ)單元的狀態(tài)的改變是和時(shí)鐘脈沖是同步的。因此，這類(lèi)時(shí)序電路是由各種各樣時(shí)鐘控制的觸發(fā)器構(gòu)成，而且有統(tǒng)一的時(shí)鐘脈沖同時(shí)加在所有觸發(fā)器的 CP 端。只有在時(shí)鐘脈沖到來(lái)時(shí)，才能改變電路的狀態(tài)，而且只改變一次。 同步計(jì)數(shù)中，應(yīng)該翻轉(zhuǎn)的觸發(fā)器直接受控計(jì)數(shù)脈沖而同時(shí)翻轉(zhuǎn)，所以工作速度較快。 高精度計(jì)數(shù)的 VHDL 語(yǔ)言實(shí)現(xiàn) CPLD 內(nèi)部計(jì)數(shù)模塊的電路如圖 。 42 圖 CPLD 內(nèi)部的電路示意圖 由于系統(tǒng)輸入的時(shí)鐘周期是 125MHz，用這個(gè)時(shí)鐘來(lái)進(jìn)行計(jì)數(shù)，況且 CPLD 也無(wú)法工作在 高于 的頻率之下，因此很難達(dá)到177。 的計(jì)數(shù)精度。本設(shè)計(jì)使用 125MHz 進(jìn)行計(jì)數(shù)的結(jié)果，結(jié)合分頻芯片 SY100ELT43 的247。 1,247。 2 后的500MHz 和 250MHz 的計(jì)數(shù)結(jié)果，來(lái)達(dá)到一個(gè)時(shí)鐘周期，即 2ns 的誤差。 （ 1） 時(shí)序邏輯介紹 : 系統(tǒng)加電，系統(tǒng)主控制器的定時(shí)器開(kāi)始遞減計(jì)數(shù)，在此時(shí)間之內(nèi)，對(duì)各個(gè)單元進(jìn)行初始化。當(dāng)計(jì)數(shù)器遞減到零，產(chǎn)生一個(gè)單脈沖， CPLD 內(nèi)部控制器開(kāi)始工作，控制器啟動(dòng)，控制器產(chǎn)生信號(hào)，啟動(dòng)激光脈沖發(fā)射并同時(shí)啟動(dòng)時(shí)鐘電路部分的 SY 1 OOELT341芯片，經(jīng)過(guò)很小的延時(shí) (具 體時(shí)間有 PCB布線后的布局來(lái)決定 )，CPLD 內(nèi)部的計(jì)數(shù)器開(kāi)始工作，當(dāng)系統(tǒng)接受到回波信號(hào)， CPLD 內(nèi)的控制器，使時(shí)鐘單元的 SY100ELT34 進(jìn)入保持狀態(tài)，計(jì)數(shù)器停止計(jì)數(shù)，并通知系統(tǒng)主控制器進(jìn)行讀數(shù)，可以通過(guò)串行口或者并行口輸出，讀數(shù)結(jié)束，主控制器發(fā)出復(fù)位信號(hào)，計(jì)數(shù)器復(fù)位，系統(tǒng)此時(shí)無(wú)需主控制器啟動(dòng)，由光脈沖控制，自動(dòng)進(jìn)入下一個(gè)計(jì)數(shù)過(guò)程。如此往復(fù)。程序流程圖如圖 。 43 圖 計(jì)數(shù)及控制系統(tǒng)流程圖 系統(tǒng)在時(shí)序上有嚴(yán)格的要求，否則如果時(shí)序出現(xiàn)混亂，電路就無(wú)法完成既定的功能。 （ 2） 時(shí)間分析： 時(shí)鐘 電路的時(shí)間計(jì)算 : SY89430 的配置時(shí)間在串行配置是由單片機(jī)的時(shí)鐘頻率決定的。 12MHz 的時(shí)鐘周期時(shí)間為 83 ns，由圖 ，串行配置至少需要 19個(gè)時(shí)鐘周期，既 1577ns，建立時(shí)間包括 S_DATA 到 S_CLOCK,S_CLOCK 到 S_LOAD, 到 P_LOAD 的時(shí)間各20ns,鎖相環(huán)進(jìn)入鎖定狀態(tài)的時(shí)間 10ms，還有其他一些未知的因素造成的延時(shí)。這樣在初始化階段最消耗時(shí)間模塊總共需要 11ms(留有余量 )。因此，在單片機(jī)對(duì)時(shí)鐘電路進(jìn)行配置后，還需要作至少 11ms 的延時(shí)操作，再啟動(dòng)發(fā)射和計(jì)數(shù)單元。 CPLD 內(nèi)部設(shè)計(jì)的時(shí)間特性分析 : 除了管腳的延時(shí)，內(nèi)部器件之間的信號(hào)傳輸也有延時(shí)，以 EPM7064SLC687為例，在使用 MAXPLUS2 自帶的時(shí)間特性仿真時(shí)，管腳的延時(shí)為 7ns，內(nèi)器件 (如D觸發(fā)器之間連接的延時(shí)為 5ns，實(shí)際要小一點(diǎn)而且不太穩(wěn)定 )，它的延時(shí)差不多44 和專(zhuān)用的延時(shí)元件 LCELL 的延時(shí)時(shí)間一樣 (仿真結(jié)果一樣 )，但事實(shí)上，內(nèi)部的延時(shí)并不是這么簡(jiǎn)單，這還關(guān)系到綜合軟件的綜合效果，包括器件在內(nèi)部宏單元的分配情況，連線情況，距離的遠(yuǎn)近等等。 高精度計(jì)數(shù)模塊的功能仿真 對(duì)高精度計(jì)數(shù)模塊進(jìn)行仿真 時(shí)，圖中的 CLK_500 和 CLK_250 并沒(méi)有用于 CPLD的內(nèi)部工作而且也無(wú)法使用它，只是在時(shí)鐘信號(hào)進(jìn)入保持狀態(tài)是，獲取它所對(duì)應(yīng)管腳的電平狀態(tài)。圖中，在 19ns 時(shí)，時(shí)鐘進(jìn)入保持狀態(tài)，這是可以很容易讀出這時(shí)的計(jì)數(shù) (分頻 )結(jié)果，而且最小誤差控制在 CLK_500 這個(gè) 500MHz 的時(shí)鐘信號(hào)的一個(gè)周期 2ns 之內(nèi)，圖中的保持信號(hào)只對(duì)計(jì)數(shù)器進(jìn)行保持。時(shí)序示意圖如圖 所示。 圖 計(jì)數(shù)電路的時(shí)序仿真波形圖 圖 的 res 是計(jì)數(shù)器復(fù)位信號(hào)，該信號(hào)由讀數(shù)單元進(jìn)行協(xié)調(diào)，系統(tǒng)必須在讀數(shù)完成之后進(jìn)行系統(tǒng)復(fù)位，否則會(huì) 導(dǎo)致讀錯(cuò)誤。 Read 是開(kāi)始讀數(shù)的信號(hào)，是由硬件系統(tǒng)和計(jì)算機(jī)進(jìn)行通信協(xié)調(diào)完成，同時(shí)必須在時(shí)鐘信號(hào)保持狀態(tài)后進(jìn)行。 CLK_125 時(shí)鐘信號(hào)和實(shí)際使用的時(shí)鐘周期是一樣的， 125MHz。時(shí)鐘周期為 8ns。在使用發(fā)射與計(jì)數(shù)同步的情況下，使用這種方法進(jìn)行計(jì)數(shù)，計(jì)數(shù)的誤差可以精確的控制到終止計(jì)數(shù)時(shí)，在最高計(jì)數(shù)脈沖的一個(gè)周期之內(nèi)，經(jīng)過(guò)計(jì)算，以 300km/s，并折算到脈沖飛行路程的一個(gè)來(lái)回的一半，得出理論上的誤差范圍為為177。 ，這是比較理想情況下的誤差約為177。 。但實(shí)際過(guò)程中，從控制信號(hào)產(chǎn)生脈沖激光發(fā)射信號(hào)到光脈沖的發(fā) 出，這其中有一定的延時(shí)，并且發(fā)出使分頻芯片進(jìn)入保持狀態(tài)或取消保持狀態(tài)還需一段時(shí)間的延時(shí)，我們必須盡量準(zhǔn)確的獲得這個(gè)時(shí)間的值，對(duì)計(jì)數(shù)結(jié)果進(jìn)行修正。 45 數(shù)據(jù)的采集 為了便于對(duì)測(cè)距的結(jié)果進(jìn)行分析，進(jìn)一步改進(jìn)系統(tǒng)的設(shè)計(jì)來(lái)提高系統(tǒng)性能(目標(biāo)識(shí)別時(shí)，數(shù)據(jù)通過(guò) FIFO 和 DSP 芯片進(jìn)行連接，無(wú)需輸出 )，我們必須把數(shù)據(jù)輸出。 光脈沖的發(fā)射頻率為 10KHz，兩次發(fā)射的時(shí)間間隔為 100us。計(jì)數(shù)的結(jié)果為12 位，既 。我們以 100 米測(cè)距范圍來(lái)講，光發(fā)射到返回需要100 2/3 108 =670ns，我們以 通過(guò)串行口接收數(shù)據(jù)來(lái)講 :使用 C51 系列單片機(jī)，通過(guò) RS232 標(biāo)準(zhǔn)的芯片和計(jì)算機(jī)進(jìn)行通訊。 就 RS232 標(biāo)準(zhǔn)的串行通訊而