【正文】 21)102(10 ?? ??????????? () 選擇 SPD052 型號得 APD 對 900nm 的紅外光的轉(zhuǎn)換率η為 ,APD 的輸出電壓為 : Vout=Erxη ==(V) () 根據(jù)計算結(jié)果來決定放大器使用的放大倍數(shù)。漏級跟隨器輸出使它可以驅(qū)動幾乎所有的容性負(fù)載。任何增益選擇都不需要外部的頻率補(bǔ)償。 27 （ 2） 放大器的應(yīng)用 UA733 可以實現(xiàn) 10, 100, 400 三個檔位的放大。通過對可調(diào)電阻 Radj的調(diào)節(jié)可以實現(xiàn)從 10 到 400 倍的放大。在接近最大工作帶寬的時候已經(jīng)下降到原先的 50%。 它有著差分輸入和補(bǔ)償 TTL 輸出。 5V的供電電源下進(jìn)行測試的。 V+和 V可以旁通一個 uF的陶瓷電容連接到 GND 與 并聯(lián)一個 10uF 的陶瓷電容進(jìn)行濾波。要有 20mA 的過負(fù)載能力，器件的最大環(huán)路延時為 12ns 并且時鐘和單次速率為 85MHz。 性能測試及分析 為了驗證電 路在功能上的正確和電器上的合理性 .。高速比較器的作用就在 于此。光發(fā)射光學(xué)系統(tǒng)產(chǎn)生的光信號的發(fā)散角為 3個毫弧度，光斑的形狀是橢圓形，實驗測得光斑在 150m 時，光斑的長軸直徑為 50cm,短軸約為 25cm。 本章小節(jié) 本章對需要接收的回波信號能量進(jìn)行分析計算，從靈敏度、噪聲特性和內(nèi)增益大小以及相應(yīng)時間、方向工作電壓 等 進(jìn)行分析論證，最終決定使用型號為SPD052 的這款硅雪崩光電二極管。 為了獲得更好的脈沖回波信號，提出使用高速比較器來進(jìn)行脈沖的整形濾波。 圖 測距核心電路示意框圖 時鐘基準(zhǔn)的穩(wěn)定性 (兩種情況 :一種是對于單個周期的在時間上有穩(wěn)定性，另一種是一段時間內(nèi)固定脈沖個數(shù)穩(wěn)定性 )是我們必須要考慮的一個問題， 若 使用不穩(wěn)定的 時鐘基準(zhǔn)來計數(shù)，其結(jié)果就有較大的誤差，而且誤差難以預(yù)測及消除。因此我們必須使用高穩(wěn)定度的晶 振作為時鐘基準(zhǔn)。 時鐘模塊的設(shè)計 晶振的選擇 綜合 考慮到晶振的工作電壓、輸出的時鐘波形電壓、頻率的總差額度以及工作溫度、功耗和負(fù)載，我們 選用 某電子公司生產(chǎn)的晶振，它的的具體參 數(shù)如 表所示 : 表 晶振參數(shù) 從表中我們明顯的可以看出，正弦信號時鐘的頻率誤差比方波的時鐘的要小的多，而且工作的溫度范圍都差不多 ,故選用 ZWB系列的晶振作為時鐘基準(zhǔn)。 2 ZWB3 0+55 177。 50 方波 8個TTL + 100 ZZT3 25+55 ZZT4 0+50 +5 ZZT5 1050 34 訊系統(tǒng)，高端消費電子，高性能計算， RISC CPU 時鐘，圖形象素時鐘，測試設(shè)備及其它基于處理器的高級應(yīng) 用場合。芯片內(nèi)部對外部輸入的 16MHz 進(jìn)行 8分頻作為時鐘基準(zhǔn)。 177。 串行 3線接口 。該芯片提供了兩種可供使用的編程方式 :串行模式，并行模式。具體時序描述是：在S_CLOCK 的每次上升沿到來時進(jìn)行一次移位。 36 圖 SY89430 初始化時序圖 本設(shè)計中，串行配置是使用 C 語言 (標(biāo)準(zhǔn) C)編寫程序，在 Medwin 環(huán)境中編譯輸出 Intel HEX 文件，用燒錄器寫入 Atmel 公司的 89C52 單片機(jī)。//P1_0 對應(yīng) S_LOAD void main(void) { P1_0=l。//把 S_LOAD 管腳的電平拉低，開始送數(shù) P1_2=0。 P1_2=0。正常情況下，當(dāng)系統(tǒng)復(fù)位時， P_LOAD 輸入端被拉低，直到電源輸入變得有效。因此，終端負(fù)載電阻或電流源必須被用作多用途。差分 PECL輸出將會使用同樣的供電電壓連接到 PECL輸入。 VCC1, VC_QUIET,VCC_ TTL，和 VCC_OUT 每個必須通過焊盤連接 到供電面上，且每個管腳都必須有一個旁路電38 容。使用 16MHz 的參考頻率可以對芯片進(jìn)行編程，可產(chǎn)生以 lMHz 的步調(diào)進(jìn)行變化的25950MHz 的頻率輸出。 如圖 示。 4的專門用于低偏移的時鐘發(fā)生器的分頻芯片。 1輸出 39 Q1 差分247。 電平轉(zhuǎn)換 (PECL 轉(zhuǎn) TTL) 由于脈沖計數(shù)模塊最終需要的 是 TTL 電平的時鐘信號，因此 PECL 電平的時鐘信號需要轉(zhuǎn)換成 TTL 電平， SY100ELT23 是 MICREL 提供的一款雙端差分 PECL到 TTL 的轉(zhuǎn)換芯片。 圖 SY100ELT23 內(nèi)部結(jié)構(gòu)圖 時鐘電路部分的基本工作流程是：利用一個高穩(wěn)定的晶振作為 PLL 芯片的參考時鐘輸入， PLL 芯片產(chǎn)生高頻 (500MHz )的 PECL電平的時鐘信號，對該信號進(jìn)行 1, 2,4 分頻，再進(jìn)行 PECL 到 TTL 電平轉(zhuǎn)換得到 S1, S2, S3，三個信號輸入核心計數(shù)單元， S3 作為內(nèi)部時鐘基準(zhǔn)，進(jìn)行計數(shù)和相應(yīng)的控制。一般來講，由于在 CPLD 器件內(nèi)可以通過邏輯陣列將大型函數(shù)在一級邏輯中實現(xiàn)，因此它能夠提供最高的系統(tǒng)運行速度，并且其易于確定的時序參數(shù)也有助于邏輯分析工作，但是它的內(nèi)部寄存器資源相對 FPGA 器件要少。 由于本項目的核心是計數(shù)器，因此器件內(nèi)部 的時延是我們必須考慮而且要準(zhǔn)確的預(yù)測，并且對時序的要求比較嚴(yán)格， 因此最好 CPLD 器件。具體參數(shù)見表 所示。則基本保持不變或變化很小。只有在時鐘脈沖到來時，才能改變電路的狀態(tài)，而且只改變一次。 的計數(shù)精度。 （ 1） 時序邏輯介紹 : 系統(tǒng)加電，系統(tǒng)主控制器的定時器開始遞減計數(shù)，在此時間之內(nèi)，對各個單元進(jìn)行初始化。 43 圖 計數(shù)及控制系統(tǒng)流程圖 系統(tǒng)在時序上有嚴(yán)格的要求，否則如果時序出現(xiàn)混亂，電路就無法完成既定的功能。因此，在單片機(jī)對時鐘電路進(jìn)行配置后，還需要作至少 11ms 的延時操作，再啟動發(fā)射和計數(shù)單元。時序示意圖如圖 所示。時鐘周期為 8ns。但實際過程中，從控制信號產(chǎn)生脈沖激光發(fā)射信號到光脈沖的發(fā) 出，這其中有一定的延時，并且發(fā)出使分頻芯片進(jìn)入保持狀態(tài)或取消保持狀態(tài)還需一段時間的延時，我們必須盡量準(zhǔn)確的獲得這個時間的值，對計數(shù)結(jié)果進(jìn)行修正。我們以 100 米測距范圍來講，光發(fā)射到返回需要100 2/3 108 =670ns，我們以 通過串行口接收數(shù)據(jù)來講 :使用 C51 系列單片機(jī)，通過 RS232 標(biāo)準(zhǔn)的芯片和計算機(jī)進(jìn)行通訊。 光脈沖的發(fā)射頻率為 10KHz，兩次發(fā)射的時間間隔為 100us。 ，這是比較理想情況下的誤差約為177。 Read 是開始讀數(shù)的信號，是由硬件系統(tǒng)和計算機(jī)進(jìn)行通信協(xié)調(diào)完成，同時必須在時鐘信號保持狀態(tài)后進(jìn)行。 高精度計數(shù)模塊的功能仿真 對高精度計數(shù)模塊進(jìn)行仿真 時，圖中的 CLK_500 和 CLK_250 并沒有用于 CPLD的內(nèi)部工作而且也無法使用它，只是在時鐘信號進(jìn)入保持狀態(tài)是，獲取它所對應(yīng)管腳的電平狀態(tài)。 12MHz 的時鐘周期時間為 83 ns，由圖 ，串行配置至少需要 19個時鐘周期，既 1577ns，建立時間包括 S_DATA 到 S_CLOCK,S_CLOCK 到 S_LOAD, 到 P_LOAD 的時間各20ns,鎖相環(huán)進(jìn)入鎖定狀態(tài)的時間 10ms，還有其他一些未知的因素造成的延時。如此往復(fù)。 1,247。 高精度計數(shù)的 VHDL 語言實現(xiàn) CPLD 內(nèi)部計數(shù)模塊的電路如圖 。 高精度計數(shù)的解決方案 計數(shù)模式的確定 本系統(tǒng)采用同步計數(shù)，所謂同步計數(shù)指的是所有存儲單元的狀態(tài)的改變在系統(tǒng)統(tǒng)一的時鐘脈沖 控制之下同時發(fā)生，既存儲單元的狀態(tài)的改變是和時鐘脈沖是同步的。全局時鐘的建立時間 tSU和全局時鐘的輸出 延時 tC01也在增加，但幅度并不是大。它的內(nèi)部是用 CMOS EEPROM 單元實現(xiàn)邏輯函數(shù)的。 FPGA 器件具有較小的基本邏輯單元，通常適合實現(xiàn)流水結(jié)構(gòu)的設(shè)計，也可以利用邏輯單元的級連來實現(xiàn)較長的數(shù)據(jù)通路。 FPGA/CPLD 以其自身具有的高集成度，高速度以及現(xiàn)場可編程能力 (FPGA )，已經(jīng)被廣泛運用于各個應(yīng)用領(lǐng)域 (高速信號采集，高速數(shù)字信 號處理，高速控制等等 )。而且它的 SOIC 封裝和低偏移雙門設(shè)計使它成為一款很好的時鐘或數(shù)據(jù)信號轉(zhuǎn)換芯片。 4輸出 SY100ELT341 的控制功能 CLK /EN MR 功能 ↑ L L 分頻 ↓ H L 保持 Q02 X X H 復(fù)位 Q02 注意其中 /EN管腳的功能是十分重要的，核心計數(shù)部分就是利用了它的特性。 此分頻器的管腳使用如表 示。 1,247。 分頻器的選擇 在數(shù)字電路中，分頻就是計數(shù)的意思，由于核心計數(shù)模塊無法工作在 500MHz的頻率之下，所以必須對 PECL 時鐘信號進(jìn)行分頻，也就是先進(jìn)行計數(shù)。供電部分的每一個管腳都必須接一個 和 的旁路電容。 供電電源地濾波 : 在任何高速集成電路中，電源地濾波是十分重要地。因此必須使用阻抗匹配技術(shù) 來盡可能的使操作頻率最高并且使波形失真最小。并行配置擁有比串行配置更高的優(yōu)先級，將首先對系統(tǒng)進(jìn)行并行配置，然后進(jìn)行串行配置，直到串行配置完成。//使 S_LOAD 產(chǎn)生一個正向脈沖，結(jié)束配置 37 P1_0=0。/*T2*/ . . . P1_1=0。 P1_2=0。//P1_2 對應(yīng) S_CLOCK sbit P1_1=P2^0。隨著 P_LOAD 被拉高，在 S_LOAD 由高變低的下降沿，內(nèi)部鎖存器開始捕捉到移位寄存器移入的值，直到 S_LOAD 由低變高結(jié)束。 (1)串行配置 : 串行配置使用單片機(jī) I/O 端口的通過 SY89434 S_DATA, S_LOAD， S_CLOCK 三個管腳，對 SY89430 進(jìn)行初始化，設(shè)定倍頻系數(shù)，輸出分頻系數(shù)以及 TEST 管腳的輸出。時鐘電路的實現(xiàn)框圖如 所示 : 圖 時鐘電路部分的連接示意圖 圖中的被動濾波電路能夠使頻率跳動盡可能達(dá)到最小。 最小的頻率過沖 。 它的主要特性如下 : 5V 和 兩種電壓選擇 。它的內(nèi)部的壓控振蕩器能以 1M 的間隔產(chǎn)生 400950 的頻率。 5 ZWB3B 177。 5 正弦 1K +12 100 ZWB2A 177。 方案 使用 了 專門 設(shè)計 的時鐘電路 ， 提高了時鐘信號的質(zhì)量，為后面的高精度計數(shù)和控制電路提供方便 (減小了時序混亂造成系統(tǒng)出錯可能性 )，而且使用高頻率的 ECL 電平的時鐘基準(zhǔn)，能夠?qū)崿F(xiàn)精度非常高的時間分辨率 (誤差在 2ns 之內(nèi)，達(dá)到177。這樣折算到單程，要想誤差不超過 ，脈沖計數(shù)的誤差不能超過 1 個，即計 1000 個脈沖誤差不能超過 1 個，也就是時鐘基準(zhǔn) (以 500MHz 為例 )和溫度誤差的總差額不能超過177。 32 5 基于 ECL 電平時鐘基準(zhǔn)高精度計數(shù)模塊的 設(shè)計及研制 設(shè)計方案的確定 以低頻的高穩(wěn)定度晶振作為基準(zhǔn)，產(chǎn)生一定頻率的時鐘信號輸入一個倍頻器 (PLL)，得到一定頻率 ECL 的時鐘信號，把 ECL 時鐘信號輸入分頻芯片，再利用電平轉(zhuǎn)換 為 TTL 電平，以此時鐘信號作為時鐘基準(zhǔn)，輸入高精度計數(shù) (分頻 )和控制單元，以控制系統(tǒng)同時觸發(fā)高精度計數(shù)和激光脈沖的發(fā)射，使之嚴(yán)格的同步，最后利用回波脈沖的上升沿中止計數(shù)，結(jié)合分頻器和高精度計 數(shù)單元的計數(shù)狀態(tài)，輸出最后的計數(shù)結(jié)果。 從光信號的脈沖寬度和能量的角度解釋如何選用放大芯片，并最終選擇UA733 這一款視頻放大芯片。 圖 放大器和高速比較器的電路連接圖 31 圖 實際系統(tǒng)測試波形圖 從圖中可以看出信噪比還是比較的高，顯示版面中每一大格代表 200mV，噪聲的電壓幅度范圍集中在士 40mV 左右。比較電平的設(shè)定盡量的要小一點，這樣可以降低系統(tǒng)的功耗，為了獲得電路正常工作的底限，測試工作是在白天強(qiáng)光照的情況下進(jìn)行的。圖 是采用的電路 原理圖 。通過波長匹配的 APD 進(jìn)行接收并放大輸出到 UA733 和 MAX913 組成的電路，進(jìn)行信號的再放大和比較濾波，最后送出數(shù)字信號 ， 經(jīng)轉(zhuǎn)換后作為時鐘電路的分頻器的時鐘輸出和保持使能信號。為了獲得 較 小的噪聲效果，可以使用鐵氧體珠子在供電線上。只要把 V連接到 GND就可以進(jìn)行單供電操作了，此時 MAX913 可以從最小 供電電源開 始工作。 5V)的理想 選擇，例如， V/F 轉(zhuǎn)換，開關(guān)調(diào)節(jié)等等。必須設(shè)定一定的閾值，提取出 所需 的脈沖信號，為后續(xù)電路穩(wěn)定的工作提供先決條件，以提高測距精度。圖 顯示的放大倍數(shù)和頻率的關(guān)系。通過改變連接在 1A 和1B之間的電阻的大小，可以實現(xiàn)放大倍數(shù)在 10 到 400范圍內(nèi)連續(xù)變化。 從以 上 看出 ，它的放大帶寬遠(yuǎn)遠(yuǎn)超過我們的帶寬需要 (30MHz )。如果沒有外部控制元件它具有固定的 lOV/V, 100V/V，和 400V/V三個放大檔位。 UA733M 是德州儀器公司 產(chǎn) 信號放大芯片，管腳如圖 所示。接收到的能量取決于發(fā)射光的能量，大氣損耗，反射面的反射特性，光斑大小，接收面的大小，光電轉(zhuǎn)換器件的轉(zhuǎn)換效率等諸多因素。所以從信噪比出發(fā)， Δ 左右。對于矩形脈沖，當(dāng) Δ = () 時，就出現(xiàn)最大值，而對于其他各脈沖來說，獲得信噪比的帶寬都在Δ = 的范圍內(nèi)。 放大器對矩形脈沖的響應(yīng)特性與放大器的帶寬有關(guān)。 頻帶