【正文】 的放大倍數(shù)。 圖 UA733 外觀圖 其 特 性 如下 帶寬 200MHz； 輸入阻抗 250KΩ ； 可選擇的 放大倍數(shù) 10, 100, 400； 無 需 頻率補(bǔ)償 。但 它的單片放大倍數(shù)不夠，在本設(shè)計(jì)中必須進(jìn)行雙級(jí)放大，才能滿足我們的要求。連接芯片的管腳 1A 和 1B, 2A和 2B 開路可以實(shí)現(xiàn)放大 10 倍；管腳 1A和 1B 開路，連接 2A 和 2B 可以實(shí)現(xiàn) 100倍的放大；上述四個(gè)管腳都開路可以實(shí)現(xiàn) 400 倍的放大。 圖 是差分輸入連續(xù)可調(diào)放大倍數(shù)的連接圖。當(dāng)然放大倍數(shù)和輸入信號(hào)的頻率有一很大的關(guān)系，信號(hào)的頻率越高，可實(shí)現(xiàn)的最大放大倍數(shù)會(huì)有相應(yīng)的下降，但 因本設(shè)計(jì) 的工作頻率只有 10K，因此對(duì)放大倍數(shù)幾乎沒有影響。 圖 差分電壓輸入下的放大連續(xù)調(diào)節(jié)圖 從圖 可以看出，對(duì)于固定的增益，當(dāng)頻率小于 10MHz 時(shí)，單終端電壓放大值 AVS幾乎沒有變化，而當(dāng)工作頻率超過 10MHz 時(shí)， AVS會(huì)出現(xiàn)很明顯的變化。 28 圖 放大倍數(shù)和頻率的關(guān)系圖 . 高速比較器 前置 放大器對(duì)信號(hào)進(jìn)行了放大， 同時(shí)也對(duì)噪聲進(jìn)行了放大， 故 并不能提高信噪比。 MAX913 是美信公司出品的一款高速 TTL 電平的比較器，芯片如圖 所示。極小的傳輸延時(shí) (一般情況為 lOns)，極低的供電電流和寬的正常模式的輸入范圍 (包括負(fù)向 )， 使 MAX913 成為低功耗、高速、單 5V(177。 圖 MAX913 芯片結(jié)構(gòu)圖 29 MAX913 的一 些特性如下 : 極快的速度 (1Ons)； 單 5V 供電或 15V 雙供電操作； 輸入范圍擴(kuò)展到負(fù)向； 沒有最小輸入信號(hào)回轉(zhuǎn)速率的要求； 線性區(qū)域的高穩(wěn)定； 低偏移電壓 () MAX913 的一些使用注意事項(xiàng) : MAX913 是在一個(gè)提供輸入一般模式范圍 (VCM)在 8V ( +)的177。而在在 +5V 供電電源的操作之下則提供一個(gè)一般模式的 ( +)的工作范圍。 V+同時(shí)給模擬輸入和數(shù)字輸出部分供電，但是 V只是給模擬部分供電。陶瓷電容必須緊靠著供電端， 以 使導(dǎo)線電感降至最小。 基于比較器的上升沿和下降沿在 +25℃時(shí)可以有 5mA 的過負(fù)載能力， MAX913最高可以工作在 70MHz 的頻率之下 (遠(yuǎn)遠(yuǎn)滿足本設(shè)計(jì)的要求 )。 硬件電路 的實(shí)現(xiàn) 本文主要是針對(duì)硬件電路設(shè)計(jì)， 假設(shè)信號(hào)通過了光學(xué)系統(tǒng)，照射到 APD 的光敏面上。在實(shí)際 PCB 板布線時(shí)，還必須注意以下三點(diǎn)問題 :1)印刷電路板使用非間斷的地線層； 2)注意旁通元件的帶寬和盡量減少導(dǎo)線的長度； 3)避免使用插座，高速比較器和其它一些元件要直接焊接到電路板上，避免沒有必要的寄生電容和電感。擬訂如下的方案進(jìn)行實(shí)30 際的功能驗(yàn)證。 實(shí)際測距過程中，回波信號(hào) 與噪聲信號(hào) 同時(shí)被放大了，對(duì)于高精度的計(jì)數(shù)，信噪比是必須要考慮的問題。利用比較器設(shè)定的 比較電平主要的參考是噪聲信號(hào)的電壓幅度，比較電平應(yīng)高于噪聲信號(hào)的電壓幅度值而低于信號(hào)電壓電平。 具體的測試方案為 :利用己經(jīng)研制的脈沖激光發(fā)射模塊，輔助光學(xué)系統(tǒng) 在一定距離直接照射接受電路中雪崩二極管 (帶 接受的光學(xué)系統(tǒng) )。由雪崩二極管放大后的信號(hào)輸 入到放大比較電路，使用示波器觀察產(chǎn)生放大器的波形輸出，測得 的波形圖如圖 所示。信號(hào)的幅度有 240mV，信噪比達(dá)到了 3，還是不錯(cuò)的。其 響應(yīng)波長 850ns，它的光響應(yīng)特性為，暗電流小于 100nA，反向工作電壓為 275425V，相應(yīng)時(shí)間為小于lOns。它 具有 200MHz 的工作帶寬， 10400 的可調(diào)增益 使得放大后的信號(hào)能夠保持原始形狀，使用兩級(jí)放大時(shí)，使信號(hào)輕松的放大 1000倍。從信號(hào)的脈沖寬度出發(fā)，最終選用 MAX913（ 工作速度為 1Ons）高速比較器 。示意圖如圖 所示。例如 時(shí)鐘周期為 2ns，以 300m 的測距距離，光脈沖飛行一個(gè)來回需要計(jì) 2021 個(gè)時(shí)鐘周期，光脈沖一個(gè)周期飛行 。 500ppm。 在選用石英晶體振蕩器時(shí)，首 先 應(yīng)查出 其 主要電參數(shù) (例如標(biāo)稱頻率、負(fù)載電容、激勵(lì)電平等參數(shù) )是否符合應(yīng)用電路要求，33 且盡量采用低頻率的晶振，實(shí)驗(yàn)證明晶振的頻率越低，它的的頻率波動(dòng)越小。 的測距精度 )，但是在設(shè)計(jì)和實(shí)際電路調(diào)試存在較高的難度 (核心部分的頻率較高，在 PCB 板上的器件的分布和走線上 )。 倍頻器 (鎖相環(huán) )的選擇 MICREL 公司出品的 SY89430 是 一款倍頻芯片， 它廣泛應(yīng)用于工作站，高級(jí)通型號(hào) 標(biāo)稱頻率（ KHz） 工作溫度 (℃ ) 總差額(PPM) 輸出電壓 (V) 額定負(fù)載 (Ω ) 電源電壓 (V) 功耗(mW) ZWB2 100020210 25+55 177。 3 ZWB2B 177。 3 ZWB3A 177。 2 ZZT2 500060000 40+70 177。它是一款專門針對(duì)那些即需要串行口，又需要并行口的應(yīng)用場合的頻率合成器。它的差分 PECL 輸出設(shè)置了對(duì) VOC 進(jìn)行 1, 2, 4 的分頻。 SY89430 的外觀如 圖 和圖 所示 圖 SY89430 芯片外形圖一 圖 SY89430 芯片外形圖二 圖 所示芯片使用的是 PLCC 封裝，圖 所示芯片使用的是 SOIC 貼片封裝，兩種封裝在功能上沒有差別，但在尺寸上， SO 封裝明顯要小很多，適合于小型系統(tǒng)。 50MHz 950MHz 的差分 PECL 輸出 。 25ps 的峰值到峰值的抖動(dòng) 。 合理的綜合架構(gòu) 。 35 基于它的卓越的性能和高端的應(yīng)用場合以及合理的封裝，能夠應(yīng)用于高速時(shí)鐘電路。 SY89430 是一款可編程的倍頻芯片，通過芯片管腳對(duì)內(nèi)部各項(xiàng)系統(tǒng)進(jìn)行編程，可以獲得需要的頻率輸 出。下面分別來介紹這兩種編程方式。 初始化是 通過內(nèi)部一個(gè) 14 位的移位寄存器來執(zhí)行的。串行輸入必須符合指定的建立和保持的時(shí)間 (避免時(shí)序錯(cuò)誤，導(dǎo)致配置失敗 )。串行配置的時(shí)序圖如圖 所示。主要程序如下 : include sbit P1_2=P2^1。//P1_1 對(duì)應(yīng) S_DATA sbit P1_0=Pl^7。 //初始化各個(gè)端口 P1_2=1。 P1_0=0。//使 S_CLOCK 產(chǎn)生上升沿，獲得移位信號(hào) P1_1=0。/*MO*/ P1_2=1。 P1_0=1。 } (2)并行配置 : 通過對(duì) M[8:0]和 N[1:0]直接結(jié)高電平或接地，在電源有效時(shí)，對(duì) SY89430進(jìn)行配置。隨著 S_LOAD 管腳被拉低，在 P_LOAD 輸入端被由低拉高的上升沿，并行輸入的信號(hào)被系統(tǒng)捕捉到。 阻抗匹配 : 芯片的差分 PECL 輸出，即 PECL 和 PECL，是開路射極輸出。這些被設(shè)計(jì)成用于驅(qū)動(dòng) 500 的傳輸線。下圖是阻抗匹配的電路圖 : 圖 SY89430 的輸出阻抗匹配圖 電源的注意事項(xiàng) : 電源供電電壓 :SY89430 可以工作在單獨(dú)正電壓 +5V 或 + 下。本設(shè)計(jì)中使用的是 5V電壓供電。在所有的獨(dú)立供電的管腳和地之間都必須加一個(gè) uF 的高頻旁路的電容。為了獲得最好的頻率表現(xiàn)，電源部分最好要和其它模塊隔離開。 輸入?yún)⒖紩r(shí)鐘連接 : SY89430 是專門設(shè)計(jì)用于 16MHz 的參考頻率輸入和 2MHz 的相位探測頻率。晶振兩端直接連接到 XTAL1 和 XTAL2 兩個(gè)管腳。 SY1 OOELT34 是 MICREL 公司推薦使用的分頻芯片 (用于 5V的工作電壓 )。 圖 分頻芯片 SY100ELT34 SY100ELT341 是一款低偏移，能實(shí)現(xiàn)令247。 2,247。它能夠?qū)崿F(xiàn)對(duì)三個(gè)分頻時(shí)鐘信號(hào)進(jìn)行同步控制，因此，在對(duì)三個(gè)輸出進(jìn)行保持的時(shí)候，不會(huì)出現(xiàn)時(shí)差的問題。 表 管腳 功能 CLK 差分時(shí)鐘輸入 /EN 同步使能信號(hào) MR 主復(fù)位 VBB 參考輸出 Q0 差分247。 2輸出 Q2 差分247。利用它的高低電平的變化，可以實(shí)現(xiàn)時(shí)鐘信號(hào)的分頻和保持，用來啟動(dòng)和關(guān)閉計(jì)數(shù)器。由于使用是 PECL 電平 (Positive ECL )，因此我們只需要 +5V和地就可以了。它的結(jié)構(gòu)圖如圖 。 40 基于 CPLD 的高精度計(jì)數(shù)模塊 芯片的介紹及選用 [9] 隨著對(duì)電子技術(shù)的發(fā)展，電路系統(tǒng)，特別是數(shù)字電路，集成度越來越高，對(duì)器件的性能 (包括速度，穩(wěn)定度，復(fù)雜程度 )要求也越來越高。 FPGA 與 CPLD 器件有各自的優(yōu)缺點(diǎn)。 實(shí)際 設(shè)計(jì)時(shí)，設(shè)計(jì)邏輯被劃分到 CPLD 的各個(gè)邏輯塊內(nèi)，并且可由用戶控制具體使用方式。相對(duì)CPLD 器件 FPGA 的邏輯單元陣列是可以將設(shè)計(jì)功能進(jìn)行 更細(xì)的劃分，因此能夠更充分的利用單元內(nèi)的各種資源，但是同時(shí)也加大了邏輯優(yōu)化和時(shí)序分析的難度。 MAX7000 系列是高密度，高性能 CMOS CPLD 器件，是在 Altera 公司的第二代MAX 結(jié)構(gòu)基礎(chǔ)上構(gòu)成，采用先進(jìn)的 技術(shù)制造， MAX7000 提供 1200 到10000 的可用門，引腳到引腳的延時(shí)為 6ns，計(jì)數(shù)器的頻率可以達(dá)到 。 EPM7064S 是可編程的大規(guī)模邏輯器件，為 ALTERA 公司的 MAX7000 系列產(chǎn)品之一，它具有高阻抗、電可擦等特點(diǎn)，提供門數(shù) 2500，可用門單元為 1250 個(gè)，擁有 64 個(gè)宏單元，可用 I/O 數(shù)目 68，管腳間最大延遲為 5ns，工作電壓為 +5V。 41 表 系列芯片 很明顯，隨著芯片的可用門數(shù)，宏單元數(shù)目，邏輯陣列塊數(shù)的增加，芯片的管腳對(duì)管腳的延時(shí) tPD也增大，而系統(tǒng)可工作的最高頻率 fCNT迅速降低。而快速輸入時(shí)鐘的建立時(shí)間 tFSU。 綜合各方面因素，時(shí)間特性 (管腳間延時(shí)，時(shí)鐘信號(hào)建立時(shí)間，內(nèi)部單元的延時(shí) )，可工作的最高頻率 (內(nèi)部計(jì)數(shù)器實(shí)際工作在 125MHz 時(shí)鐘頻率下 )，內(nèi)部可使用資源數(shù)量，可使用 I/O 口的數(shù)量，封裝形式 (PLCC, QFP等， EPM7064S 的各項(xiàng)指標(biāo)基本符合本設(shè)計(jì)的要求。因此，這類時(shí)序電路是由各種各樣時(shí)鐘控制的觸發(fā)器構(gòu)成，而且有統(tǒng)一的時(shí)鐘脈沖同時(shí)加在所有觸發(fā)器的 CP 端。 同步計(jì)數(shù)中，應(yīng)該翻轉(zhuǎn)的觸發(fā)器直接受控計(jì)數(shù)脈沖而同時(shí)翻轉(zhuǎn)，所以工作速度較快。 42 圖 CPLD 內(nèi)部的電路示意圖 由于系統(tǒng)輸入的時(shí)鐘周期是 125MHz，用這個(gè)時(shí)鐘來進(jìn)行計(jì)數(shù)，況且 CPLD 也無法工作在 高于 的頻率之下，因此很難達(dá)到177。本設(shè)計(jì)使用 125MHz 進(jìn)行計(jì)數(shù)的結(jié)果，結(jié)合分頻芯片 SY100ELT43 的247。 2 后的500MHz 和 250MHz 的計(jì)數(shù)結(jié)果，來達(dá)到一個(gè)時(shí)鐘周期，即 2ns 的誤差。當(dāng)計(jì)數(shù)器遞減到零，產(chǎn)生一個(gè)單脈沖， CPLD 內(nèi)部控制器開始工作，控制器啟動(dòng)，控制器產(chǎn)生信號(hào)，啟動(dòng)激光脈沖發(fā)射并同時(shí)啟動(dòng)時(shí)鐘電路部分的 SY 1 OOELT341芯片，經(jīng)過很小的延時(shí) (具 體時(shí)間有 PCB布線后的布局來決定 )，CPLD 內(nèi)部的計(jì)數(shù)器開始工作，當(dāng)系統(tǒng)接受到回波信號(hào)， CPLD 內(nèi)的控制器，使時(shí)鐘單元的 SY100ELT34 進(jìn)入保持狀態(tài)，計(jì)數(shù)器停止計(jì)數(shù)，并通知系統(tǒng)主控制器進(jìn)行讀數(shù)，可以通過串行口或者并行口輸出，讀數(shù)結(jié)束，主控制器發(fā)出復(fù)位信號(hào)，計(jì)數(shù)器復(fù)位，系統(tǒng)此時(shí)無需主控制器啟動(dòng)，由光脈沖控制，自動(dòng)進(jìn)入下一個(gè)計(jì)數(shù)過程。程序流程圖如圖 。 （ 2） 時(shí)間分析： 時(shí)鐘 電路的時(shí)間計(jì)算 : SY89430 的配置時(shí)間在串行配置是由單片機(jī)的時(shí)鐘頻率決定的。這樣在初始化階段最消耗時(shí)間模塊總共需要 11ms(留有余量 )。 CPLD 內(nèi)部設(shè)計(jì)的時(shí)間特性分析 : 除了管腳的延時(shí)，內(nèi)部器件之間的信號(hào)傳輸也有延時(shí)，以 EPM7064SLC687為例，在使用 MAXPLUS2 自帶的時(shí)間特性仿真時(shí)，管腳的延時(shí)為 7ns，內(nèi)器件 (如D觸發(fā)器之間連接的延時(shí)為 5ns，實(shí)際要小一點(diǎn)而且不太穩(wěn)定 )，它的延時(shí)差不多44 和專用的延時(shí)元件 LCELL 的延時(shí)時(shí)間一樣 (仿真結(jié)果一樣 )，但事實(shí)上，內(nèi)部的延時(shí)并不是這么簡單，這還關(guān)系到綜合軟件的綜合效果，包括器件在內(nèi)部宏單元的分配情況，連線情況，距離的遠(yuǎn)近等等。圖中，在 19ns 時(shí)，時(shí)鐘進(jìn)入保持狀態(tài)，這是可以很容易讀出這時(shí)的計(jì)數(shù) (分頻 )結(jié)果，而且最小誤差控制在 CLK_500 這個(gè) 500MHz 的時(shí)鐘信號(hào)的一個(gè)周期 2ns 之內(nèi)，圖中的保持信號(hào)只對(duì)計(jì)數(shù)器進(jìn)行保持。 圖 計(jì)數(shù)電路的時(shí)序仿真波形圖 圖 的 res 是計(jì)數(shù)器復(fù)位信號(hào)，該信號(hào)由讀數(shù)單元進(jìn)行協(xié)調(diào)，系統(tǒng)必須在讀數(shù)完成之后進(jìn)行系統(tǒng)復(fù)位，否則會(huì) 導(dǎo)致讀錯(cuò)誤。 CLK_125 時(shí)鐘信號(hào)和實(shí)際使用的時(shí)鐘周期是一樣的， 125MHz。在使用發(fā)射與計(jì)數(shù)同步的情況下，使用這種方法進(jìn)行計(jì)數(shù)，計(jì)數(shù)的誤差可以精確的控制到終止計(jì)數(shù)時(shí)，在最高計(jì)數(shù)脈沖的一個(gè)周期之內(nèi)，經(jīng)過計(jì)算，以 300km/s，并折算到脈沖飛行路程的一個(gè)來回的一半，得出理論上的誤差范圍為為177。 。 45 數(shù)據(jù)的采集 為了便于對(duì)測距的結(jié)果進(jìn)行分析，進(jìn)一步改進(jìn)系統(tǒng)的設(shè)計(jì)來提高系統(tǒng)性能(目標(biāo)識(shí)別時(shí)，數(shù)據(jù)通過 FIFO 和 DSP 芯片進(jìn)行連接，無需輸出 )，我們必須把數(shù)據(jù)輸出。計(jì)數(shù)的結(jié)果為12 位，既 。 就 RS232 標(biāo)準(zhǔn)的串行通訊