【導讀】撰寫的成果作品。本人完全意識到本聲明的法律后果由本人承擔。關學位論文管理部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。以采用影印、縮印或掃描等復制手段保存和匯編本學位論文。制的精確度和準確性都會影響人或機器的下一步操作。目前國內外的圖像數(shù)據(jù)采集手段多種多樣，在主控制模塊上有基于ARM的，CCD的，也有采用CMOS的。但目前市場上和技術實現(xiàn)上是以FPGA現(xiàn)場可編程。門陣列為主控的最為普遍。CCD和X射線相機實現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率。算和處理后，再傳輸?shù)酵獠拷K端，系統(tǒng)的各項動作和反應都由FPGA控制。此外，本次設計將采用仿真與實際相結合的研究方法。得成功的情況下，將會利用FPGA開發(fā)板和外圍電路做出實物。

　　

【正文】 GA 控制下，按 照該 SRAM 的存儲時序要求產生相應的時序脈沖，分別控制 SRAM 的片選信號、使能信號、讀信號及寫信號等，同時 FPGA 還要生成相應的存儲地址，控制數(shù)據(jù)流在 SRAM 中的存儲點。 CLK SCL SDA 武漢理工大學畢業(yè)設計（論文） 20 圖 17 SRAM 與 FPGA 的接口電路 控制邏輯由 FPGA 來實現(xiàn)。主要包括讀地址產生器、寫地址產生器、讀寫時鐘信號產生器及讀寫控制等幾部分。 寫地址產生器：由于設計時采用 256K16 的 SRAM，故有 18 位地址，寫地址產生器用 18 位計數(shù)器實現(xiàn)。靠外部時鐘驅動，每進行一次寫操作后 ,讀寫控制單元產生計數(shù)脈沖，使其增 1，直到 18 位計數(shù)器計滿再循環(huán)寫入地址為 0 的空間。 讀地址產生器同上，也采用 18 位計數(shù)器實現(xiàn)，根據(jù)系統(tǒng)要求，每隔一定的采樣周期將讀地址指針偏移一定偏移量，并從該位置讀取數(shù)據(jù)。 讀寫地址選擇器由于讀寫地址復用管腳，因此在讀寫操作時，必須選通相應的地址。這就需要由 FPGA 控制芯片上的等控制信號來對 SRAM 進行讀寫的操作。 此外，由于讀寫之間的切換，數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會出現(xiàn)混亂現(xiàn)象。因此，為避免讀、寫操作發(fā)生沖突，數(shù)據(jù)線呈三種狀態(tài)，讀數(shù)據(jù)、寫數(shù)據(jù)及高阻態(tài)。在從寫到讀 的過程中需給數(shù)據(jù)線上送高阻態(tài)。 當需要對 SRAM 進行寫操作時，由 FPGA 控制產生寫地址選通信號，該選通信號為一單脈沖形式，如圖四中該脈沖下降沿觸發(fā) SRAM，告知開始對 RAM 進行寫操作，使FPGA 輸出寫地址，同時給數(shù)據(jù)線上送數(shù)據(jù)。在寫操作期間，片選信號始終保持低電平，而寫地址選通信號上升沿到來時使寫地址計數(shù)器增 1。以此類推，通過寫地址選通信號高低電平變化完成對數(shù)據(jù)依次寫入。需要注意的是，地址線和數(shù)據(jù)線在為高時可同時賦新值，但只有在變低后賦予數(shù)據(jù)線上的新值才有效。 其中片選信號、使能信號、讀寫信號的產生主要根據(jù) 前段的 SAA7111 解碼器輸出的行場同步信號、行場參考信號及時鐘同步信號等在 FPGA 芯片內部進行一些列的邏輯組合而產生，在此不再對模塊化過程進行細述。 DATA[150] SRAM IS61LV25616AL ADDR[170] SRAM_WE SRAM_OE SRAM_CE FPGA SRAM_RD 武漢理工大學畢業(yè)設計（論文） 21 5 結論 本文對圖像數(shù)據(jù)傳輸控制系統(tǒng)進行了深入探討，重點設計出了圖像數(shù)據(jù)傳輸系統(tǒng)的采集部分和存儲部分，詳細的分析了各個模塊的工作流程和原理，說明了各個分塊和總體方案的可行性。 全文著重于硬件方面的原理設計，對部分模塊給出了相應的軟件程序（見附錄），通過搭建的硬件平臺只需再在 FPGA 內部模塊化上做具體配置就可以實現(xiàn)對圖像數(shù)據(jù)的傳輸控制，使圖像傳感器采集模擬的 圖像信號，然后控制圖像數(shù)據(jù)傳輸?shù)骄幋a器（ A/D），F(xiàn)PGA 將數(shù)據(jù)存儲到外部的隨機存儲器 SRAM 中供后續(xù)處理使用，后續(xù)處理包括圖像處理、顯示等，不在本文的探討范圍內，故不做進一步研究。 FPGA 作為兩個主要模塊的核心控制器件，對其編程實現(xiàn)模塊化是十分必要的，我對其進行了一番研究，實現(xiàn)了 A/D器件 SAA71111 的初始化編程，利用 Verilog HDL 是實現(xiàn) I2C 總線傳輸對 SAA7111 的內部寄存器進行初始化賦值，使其可以正常工作。 本次畢業(yè)設計中我對基于 FPGA 的系統(tǒng)設計知識有了深入的了解，這填補了沃大學期間對 一項知識空白。自己掌握了一些相關的軟硬件開發(fā)技巧，同時對圖像的獲取和轉換知識有了基本的認識，對與之相關的硬件器件的性能和特點也有所了解，對今后的工作必定有極大地幫助。 武漢理工大學畢業(yè)設計（論文） 22 參考文獻 [1] 任貴偉，張海 .基于 ARM 的緊湊型圖像采集系統(tǒng) [J].單片機與嵌入式系統(tǒng)應用 ,2020,(02):011 [2] 陳國柱 ,劉濤 ,李元宗 .基 于 FPGA 的圖像采集與存儲系統(tǒng)的設計 [J].機械工程與自動化 ,2020， (4)： 4446. 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Lecture Notes in Computer Science,1996,1062:118. 武漢理工大學畢業(yè)設計（論文） 23 附 錄 Verilog HDL 實現(xiàn)的 I2C 總線程序： assign en_sdao=tempen_sdao。//設置 SDA 三態(tài)輸出使能 assign send_byte_over=tempsend_byte_over。 assign NO_ACK=tempNO_ACK。 assign sdao=tempsda。 assign sclo=tempscl。 always@(posedge send_byte_clk) begin case(send_byte_zt) sendbit 1: begin if(send_byte_num==0) begin shiftdata[7:0]=indata[7:0]。 end shiftdata=shiftdata1。 tempsda=shiftdata[8]。 tempscl=1。 //置 SCL 為高電平 send_byte_zt=delay_1。 send_byte_num=send_byte_num+1。 end delay_1: //延時三個周期 begin if(delay_counter=2) begin send_byte_zt=sendbit2。 delay_counter=0。 end else begin delay_counter=delay_counter+1。 send_byte_zt=send_byte_zt。 end end sendbit2: begin tempsc1=0。 //SCL 置零 send_byte_zt=delay_2。 end delay_2: //延時三個周期 begin if(delay_counter=2) begin send_byte_zt=sendbit3。 delay_counter=0。 end else 武漢理工大學畢業(yè)設計（論文） 24 begin delay_counter=delay_counter+1。 send_byte_zt=send_byte_zt。 end end sendbit3: //判斷是否字節(jié)中所有位都發(fā)送完畢 begin if(send_byte_num=8) begin send_byte_zt=sendbit1。 end else begin send_byte_zt=ForACK1。 send_byte_num=0。 end end ForACK1: begin tempsda=1。 //釋放數(shù)據(jù)線，等待應答信號 send_byte_zt=delay_ACK。 end delay_ACK: //延時 begin if(delay_counter=3) begin send_byte_zt=ForACK2。 delay_counter=0。 end else begin delay_counter=delay_counter+1。 send_byte_zt=send_byte_zt。 tempscl=1。 end end ForACK2: begin send_byte_zt=AckYESNO。 tempen_sdao=0。 //輸出 SDA 使能信號，控制sdao 和 sdai end AckYESNO: begin if(sdai) //如果應答信號 sdai 為 1， NO_ACK置 1 begin tempNO_ACK=1。 //設置未應答標志信號 end tempsc1=0。 //終止應答位 send_byte_zt=Finish_delay。 end 武漢理工大學畢業(yè)設計（論文） 25 Finish_delay: //延時 begin if(delay_counter=2) begin tempsend_byte_over=1。 send_byte_zt=FinishACK1。 delay_counter=0。 end else begin delay_counter=delay_counter+1； send_byte_zt=send_byte_zt。 end end FinishACK1: begin send_byte_zt=sendbit1。 send_byte_num=0。 end default: begin send_byte_zt=sendbit1。 send_byte_num=0。 end endcase end 武漢理工大學畢業(yè)設計（論文） 26 致 謝 經(jīng)過近半年的學習和研究，我的 畢業(yè)論文即將完成，我的 學生生涯也要告一段落了。借此機會，我要對四年來幫助過我的人表示深深的感謝。 首先要感謝 XX 老師耐心的耐心指導和教育，感謝他對我的各項工作的監(jiān)督和提醒。還要感謝本學院的各位研究生學長提供的各方面的知識幫助。對我身邊平時幫助過我的各位同學也表示誠摯的謝意！ XX 年 月 日