【正文】 入法。 CycloneII 系列 FPGA 有片內(nèi) PLL，并有多達(dá) 16 個全局時鐘網(wǎng)絡(luò)為邏輯陣列塊、嵌入式存儲器塊、嵌入式乘法器和輸入輸出單元提供時鐘。此外，在一些特定場合， FPGA 對 DSP 也有很好的輔助作用。 底層內(nèi)嵌功能單元。不同類型的 FPGA芯片內(nèi)部的可配置邏輯塊的特性和數(shù)量會各有不同，但每個可配置邏輯塊內(nèi)都有一個可配置開關(guān)矩陣，該矩陣由若干個輸入、一些多路復(fù)用器和觸發(fā)器組成的。北京航空航天大學(xué)的任貴偉和張海在 “基于 ARM 緊湊型圖像采集系統(tǒng) ”中利用 ARM7（ LPC2210）與 CMOS（ OV7620）實現(xiàn)了一個緊湊型圖像采集、處理系統(tǒng)； 利用 LPC2210 數(shù)據(jù)總線的工作方式，有效地消除了 OV7620 對系統(tǒng)數(shù)據(jù)總線的干擾。本論文主要研究的內(nèi)容便是圖像的獲取和傳輸問題，設(shè)計一個圖像傳輸控制系統(tǒng)，以 FPGA 為主控模塊，控制圖象傳感器（ CMOS 圖像傳感器）將圖像傳輸?shù)酱鎯υO(shè)備中。本次研究希望設(shè)計出一種能夠在某一專用場所使用的圖像數(shù)據(jù)傳輸器控制系統(tǒng)。 完成不少于 5000 漢字 的英文文獻(xiàn)翻譯。 本學(xué)位論文屬于 保密囗，在 年解密后適用本授權(quán)書 不保密囗 。南京林大的洪冠和南京鐵職的趙茂成等 人在“基于 PLC的肉碎骨圖像采集控制系統(tǒng)中”采用可編程邏輯器件 PLC 為控制核心，控制激光CCD 和 X 射線相機實現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率。 第 15 周 ： 準(zhǔn)備論文答辯。本次研究希望設(shè)計出這樣一種系統(tǒng)能夠在某一專用場所為數(shù)據(jù)的傳輸器控制作用，例如作為在高速公路上的車型速度控制，也是對數(shù)據(jù) 傳輸?shù)目刂?，或如電子溫度計中的?shù)據(jù)傳輸控制等等。 圖 2 FPGA 芯片的內(nèi)部結(jié)構(gòu) 可編程輸入輸出單元 可編程輸入輸出單元（ IOB）簡稱 I/O 單元，是芯片與外圍電路的借口 部分，可以完成不同電氣特性下對輸入輸出信號的驅(qū)動與匹配要求。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 FPGA 在邏輯控制電路中的應(yīng)用。 任務(wù)分析，確定系統(tǒng)邏輯功能 權(quán)衡比較，選定功能實現(xiàn)算法 邏輯劃分，繪制系統(tǒng)結(jié)構(gòu)框圖 選擇器件，完成 EDA工 程設(shè)計 化整為零，逐個設(shè)計功能模塊 設(shè)計輸入 綜 合 FPGA/CPLD適配 FPGA/CPLD編程下載 在線測試 時序仿真 功能仿真 武漢理工大學(xué)畢業(yè)設(shè)計（論文） 8 圖 7 CycloneII 系列 FPGA 的內(nèi)部結(jié)構(gòu)示意圖 器件主要由以行列形式排列的邏輯陣列塊 (Logic Array Block,LAB)、嵌入式存儲器塊及嵌入式乘法器組成，鎖相環(huán) (PLL)為 FPGA 提供時鐘，輸入／輸出單元 (Input／ Output Element,IOs)提供輸入輸出接口邏輯。 Quartus II 的設(shè)計輸入方法 Quartus II 具有多種設(shè)計輸入方法，如原理圖輸入、 VHDL、 Verilog HDL 及 AHDL 等多種設(shè)計輸入形式。 功能檢測完成后，需要進(jìn)行后仿真。 ? 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 always (SEL or EN or IN0 or IN1 or IN2 or IN3 ) begin if (EN == 0) OUT = {8{139。 顯示 圖像 傳感器 圖像 A/D 轉(zhuǎn)換 FPGA 主控模塊 SRAM 存儲器 SRAM 存儲器 圖像 D/A 轉(zhuǎn)換 武漢理工大學(xué)畢業(yè)設(shè)計（論文） 14 圖 11 Cyclone II 型 FPGA 芯片（ EP2C20Q240C8） 圖像傳感器。 圖像數(shù)據(jù)采集模塊 該模塊主要負(fù)責(zé)由 FPGA 芯片控制圖像視頻芯片 SAA7111，使其處理由 CMOS 攝像頭采集到的模擬圖像信號，本次設(shè)計使用的是 CMOS 黑白攝像頭，故只考慮圖像的亮度信號。在標(biāo)準(zhǔn)模式下， I2C 總線的數(shù)據(jù)傳輸速度可達(dá) 100 kbit/s，在高速模式下則可達(dá) 400 kbit/s。 CLK SCL SDA 武漢理工大學(xué)畢業(yè)設(shè)計（論文） 20 圖 17 SRAM 與 FPGA 的接口電路 控制邏輯由 FPGA 來實現(xiàn)。 全文著重于硬件方面的原理設(shè)計，對部分模塊給出了相應(yīng)的軟件程序（見附錄），通過搭建的硬件平臺只需再在 FPGA 內(nèi)部模塊化上做具體配置就可以實現(xiàn)對圖像數(shù)據(jù)的傳輸控制，使圖像傳感器采集模擬的 圖像信號，然后控制圖像數(shù)據(jù)傳輸?shù)骄幋a器（ A/D），F(xiàn)PGA 將數(shù)據(jù)存儲到外部的隨機存儲器 SRAM 中供后續(xù)處理使用，后續(xù)處理包括圖像處理、顯示等，不在本文的探討范圍內(nèi)，故不做進(jìn)一步研究。 end delay_1: //延時三個周期 begin if(delay_counter=2) begin send_byte_zt=sendbit2。 delay_counter=0。 send_byte_num=0。 end else begin delay_counter=delay_counter+1； send_byte_zt=send_byte_zt。 send_byte_num=0。 tempsda=shiftdata[8]。以此類推，通過寫地址選通信號高低電平變化完成對數(shù)據(jù)依次寫入。圖像存儲模塊的原理圖設(shè)計如圖 17 所示。 除此以外，其它位的設(shè)置均可以采用默認(rèn)設(shè)置。 IS61LV25616AL 是 ISSI公司的一款容量為 256K16 的且引腳功能完全兼容的 4Mb 的異步 SRAM， 可為 Cyclone II提供極大的外圍存儲空間，也能滿足視頻圖像的存儲大容量需求。 圖 10 系統(tǒng)原理框圖 該系統(tǒng)中，圖像傳感器把捕捉外界圖像轉(zhuǎn)換成模擬信號，在主控模塊 FPGA的控制下，該模擬信號經(jīng) A/D轉(zhuǎn)換后成為數(shù)字信號，并被傳輸?shù)酵獠看鎯ζ?SRAM中儲存起來，當(dāng)需要將圖像顯示出來時，在 FPGA的控制下，數(shù)字信號經(jīng)過 D/A的轉(zhuǎn)換成模擬信號并傳輸?shù)酵獠匡@示器上。 input [7:0] IN0 ,IN1 ,IN2 ,IN3 。 Verilog HDL語言有一套系統(tǒng)的語法規(guī)則，并且有許多語法規(guī)則跟 C語言一致。 FPGA 的編譯和仿真分兩步進(jìn)行。 Quartus II 簡介 Quartus II 是 Altera 公司在 MAX PLUS II 基礎(chǔ)上研發(fā)出的新一代 PLD 開發(fā)軟件。 FPGA 開發(fā)過程 對于基于 FPGA 的系統(tǒng)，其開發(fā)過 程有分析設(shè)計， EDA 仿真設(shè)計等步驟，具體如下圖所示。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。 嵌入式塊 RAM（ BRAM）。 FPGA 簡介 FPGA（ FieldProgrammable Gate Array），指的是現(xiàn)場可編程門陣列， 它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ) 上進(jìn)一步發(fā)展 起來的一種技術(shù) 。圖像數(shù)據(jù)的獲取與傳輸作為一種基本技術(shù)，在各領(lǐng)域內(nèi)，對其研究都是十分深入的，已有各種方法對其進(jìn)行實現(xiàn)。 進(jìn)度安排 第 1－ 3 周：查閱相關(guān)文獻(xiàn)資料，明確研究內(nèi)容，確定方案，完成開題報告。數(shù)據(jù)的傳輸和控制的精確度和準(zhǔn)確性都會影響人或機器 的下一步操作。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包括任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。作為大學(xué)本科最重要的一次實踐性課程，我選擇這個課題主要是基于以下原因。這一系列工作都先將借助于 Quartus II 這個 FPGA 設(shè)計仿真專用平臺，進(jìn)行系統(tǒng)設(shè)計的驗證及仿真工作，在電路上還可能會用到其他相關(guān)的電子電路設(shè)計平臺。圖像的采集與傳輸技術(shù)在當(dāng)今信息化時代已成為最普遍最重要的技術(shù)，在通信、衛(wèi)星、遙感、導(dǎo)航、監(jiān)控等各項技術(shù)中，圖像數(shù)據(jù)采 集前端都是必須的。論文將利用數(shù)章的篇幅來敘述 FPGA 相關(guān)的知識以及 FPGA 的開發(fā)平臺 Quartus II 的應(yīng)用。大多數(shù) FPGA 芯片均提供數(shù)字時鐘管理。 PLL 和DLL 可以通過 IP 核生成的工具方便地進(jìn)行管理和配置。 此外， FPGA 可用于產(chǎn)品設(shè)計上 [14]。每個嵌入式乘法器可以配置成兩個 99 或一個 1818 的乘法器，處理速度最高可達(dá) 250MHz。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路，因此對綜合器的要求較高。 硬件描述語言有多種，如 Verilog HDL、 VHDL、 AHDL等，本次設(shè)計將是采用 Verilog HDL語言來實現(xiàn)。 如下即為一段 Verilog HDL語言舉例。其中涉及到： 模塊聲明： module endmodule 端口定義： input output 信號類型： reg 賦值形式： = 常用語法： always語句（時序邏輯、部分組合邏輯） 由于 Verilog HDL語言使得復(fù)雜的 芯片變得易于被人腦所理解，同時使得硬件設(shè)計變得簡單順利，故傳統(tǒng)的原理圖設(shè)計方法正在被硬件描述語言所取代。 SAA7111A的場同步信號 VREF、行同步信號 HREF、奇偶場信號 RTS0、象素時鐘信號 LLC2都可由引腳直接引出，從而可省去時鐘同步電路，且其可靠性和方便性也有了很大的提高。 (2)輸出格式 /延時控制 0(10H) 該寄存器中的最高兩位 OFTS OFTS0為輸出格式選擇位，用于決定四種輸出格式，此次只需選擇 8位灰度值輸出，故可以選擇第四種格式： YUV CCIR656 8bits，則須對該高兩位均設(shè)置為 1，所以 10H內(nèi)的字為 C0H。 圖 14 I2C 總線開始信號 CLK SCL SDA 武漢理工大學(xué)畢業(yè)設(shè)計（論文） 19 圖 15 I2C 總線結(jié)束信號 現(xiàn)需要 FPGA 控制模塊來實現(xiàn)對 SAA7111 的 I2C 總線控制，用 Verilog HDL 實現(xiàn) I2C總線程序見附錄。在從寫到讀 的過程中需給數(shù)據(jù)線上送高阻態(tài)。 assign sclo=tempscl。 send_byte_zt=send_byte_zt。 end 武漢理工大學(xué)畢業(yè)設(shè)計（論文） 25 Finish_delay: //延時 begin if(delay_counter=2) begin tempsend_byte_over=1。 首先要感謝 XX 老師耐心的耐心指導(dǎo)和教育，感謝他對我的各項工作的監(jiān)督和提醒。 tempscl=1。 send_byte_zt=send_byte_zt。自己掌握了一些相關(guān)的軟硬件開發(fā)技巧，同時對圖像的獲取和轉(zhuǎn)換知識有了基本的認(rèn)識，對與之相關(guān)的硬件器件的性能和特點也有所了解，對今后的工作必定有極大地幫助?？客獠繒r鐘驅(qū)動，每進(jìn)行一次寫操作后 ,讀寫控制單元產(chǎn)生計數(shù)脈沖，使其增 1，直到 18 位計數(shù)器計滿再循環(huán)寫入地址為 0 的空間。開始信號是在 SCL 為高電平期間，SDA 出現(xiàn)由高 電平向低電平的變化，由此啟動 I2C 總線，如圖 14 所示。初始化數(shù)據(jù)都存儲在 Cyclone II 的內(nèi)部存儲器 RAM 里，因為 SAA7111 支持 I2C 總線，故FPGA 與 SAA7111 通過 I2C 總線傳輸方式，將初始化數(shù)據(jù)傳到 SAA7111 的寄存器中，對其進(jìn)行初始化操作后， SAA7111 便開始進(jìn)行圖像的轉(zhuǎn)換處理。本次設(shè)計采用一款視頻解碼芯片 SAA7111作為 A/D轉(zhuǎn)換。 1 : OUT = IN1 。 ? 提供了可定義新的操作符的函數(shù) 結(jié)構(gòu) (function)。編譯完成后的仿真就是后仿真。如圖 8 所示，這是一種最為直接的輸入方法，用 Quartus II 圖庫里提供的各種原理圖庫進(jìn)行設(shè)計輸入。 每 16 個 LE 組成一個邏輯陣列塊 (LAB)。由于 FPGA 具有強大的運算和數(shù)據(jù)處理能力，故當(dāng)今基于 FPGA 的數(shù)字信號處理能夠很好地解決一些無法簡單運用 DSP 處理的問題，數(shù)字信號處理中常須用到的一些模塊如乘法器、除法器、濾波器、延時器、鎖相器、比較器等