【正文】 徑。 第 15 周 ： 準備論文答辯。 技術方案上，本次設計將通過對系統(tǒng)進行原理方案的設計，然后選取合理FPGA 芯片及 CMOS 傳感器和其它外圍的硬件器件，搭建成具可行性的電路，編寫出相應的控制程序。南京林大的洪冠和南京鐵職的趙茂成等 人在“基于 PLC的肉碎骨圖像采集控制系統(tǒng)中”采用可編程邏輯器件 PLC 為控制核心，控制激光CCD 和 X 射線相機實現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率。CPLD的數(shù)字 IC設計方法．北京：北京航空航天大學出版社． 指導教師簽名： 系主任簽名： 院長簽名 （ 章 ） 武漢理工大學 本科生畢業(yè)設 計（論文）開題報告 目的及意義（含國內外的研究現(xiàn)狀分析） 本次畢業(yè)設計的題目為《基于 FPGA 的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設計》，是通過搭建硬件平臺以及用硬件描述語言來控制圖像處理和數(shù)據(jù)的采集及傳輸?shù)摹? 本學位論文屬于 保密囗，在 年解密后適用本授權書 不保密囗 。本人完全意識到本聲明的法律后果由本人承擔。 完成不少于 5000 漢字 的英文文獻翻譯。因此，作為一種基本技術，在各領域內，對其研究都是十分深入的，已經有各種方法對其進行了實現(xiàn)。本次研究希望設計出一種能夠在某一專用場所使用的圖像數(shù)據(jù)傳輸器控制系統(tǒng)。 第 4－ 7 周 ： 了解研究所需 要掌握的基本知識和能力，通過自學和向他人學習來掌握這些知識能力 。本論文主要研究的內容便是圖像的獲取和傳輸問題，設計一個圖像傳輸控制系統(tǒng)，以 FPGA 為主控模塊，控制圖象傳感器（ CMOS 圖像傳感器）將圖像傳輸?shù)酱鎯υO備中。故對于我們來說，掌握這門技術并不斷地試圖去改進和創(chuàng)新，讓技術在我們的探索中不斷進步和成熟是具有重要的現(xiàn)實意義的。北京航空航天大學的任貴偉和張海在 “基于 ARM 緊湊型圖像采集系統(tǒng) ”中利用 ARM7（ LPC2210）與 CMOS（ OV7620）實現(xiàn)了一個緊湊型圖像采集、處理系統(tǒng)； 利用 LPC2210 數(shù)據(jù)總線的工作方式，有效地消除了 OV7620 對系統(tǒng)數(shù)據(jù)總線的干擾。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。不同類型的 FPGA芯片內部的可配置邏輯塊的特性和數(shù)量會各有不同，但每個可配置邏輯塊內都有一個可配置開關矩陣，該矩陣由若干個輸入、一些多路復用器和觸發(fā)器組成的。大多數(shù) FPGA 都具有內嵌的塊 RAM，這大大拓展了 FPGA的應用范圍和靈活性。 底層內嵌功能單元。例如：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的 FPGA 內部都集成了串并收發(fā)器（ SERDES），可以達到數(shù)十 Gbps 的收發(fā)速度。此外，在一些特定場合， FPGA 對 DSP 也有很好的輔助作用。 武漢理工大學畢業(yè)設計（論文） 7 圖 5 FPGA 開發(fā)分析流程 圖 6 軟件平臺上的開發(fā)流程 Cyclone II 系列芯片 此次系統(tǒng)設計的核心芯片就是 Cyclone II 系列的 FPGA 芯片。 CycloneII 系列 FPGA 有片內 PLL，并有多達 16 個全局時鐘網絡為邏輯陣列塊、嵌入式存儲器塊、嵌入式乘法器和輸入輸出單元提供時鐘。它具有易學易用、運行速度快、可視化、集成化設計環(huán)境等優(yōu)點，支持原理圖、 VHDL、 Verilog HDL 及 AHDL 等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以實現(xiàn)從設計輸入到硬件配置的完整 PLD 設計流程。 圖 8 原理圖輸入界面 硬件描述語言 HDL 輸入法。 首先是功能的驗證。其主要目的是用來編寫設計文件，建立電子系統(tǒng)行為級的仿真模型。因此在有 C語言基礎的情況下去學習 Verilog HDL語言比較容易 [16]。 ? Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。 input [1:0] SEL 。 3 : OUT = IN3 。 各模塊器件的選擇 對應系統(tǒng)原理框圖，分別選擇各部分合適的器件。 SAA7111是 philips 公司生產的可編程視頻處理器。該款芯片的特點： 工作電壓 伏 ； 訪問時間 10ns、 12ns； 芯片容量 256K16； 封裝形式 44 引腳 TSOPII 封裝，也有 48 引腳 mBGA 和 44 引腳 SOJ 封裝 ； 采用 。現(xiàn)利用 I2C 總線 技術對 SAA7111 進行初始化操作。則寄存器的初始化值如下表所示： 表 1 SAA7111初始化各寄存器值 SubAddress Data SubAddress Data SubAddress Data 00H 01H 00H 07H E0H 0DH 00H 02H 00H 08H 88H 0EH 01H 03H 33H 09H 01H 0FH 00H 04H 00H 0AH 80H 10H C0H 05H 00H 0BH 47H 11H 60H 06H EBH 0CH 40H 12H 1CH 這樣，系統(tǒng)的入口參數(shù)可定義為 :SAA7111 的從地址為 48H，子地址為 00H，隨后是SAA7111 各寄存器應該設置的 19 個數(shù)據(jù)，共 21 個字節(jié)的數(shù)據(jù)，相應地在代碼中可以定義寄存器存儲上述數(shù)值，然后通過 I2C 總線將數(shù)據(jù)輸出到 SAA7111 的內部寄存器中，供其初始化。應答信號是指接收數(shù)據(jù)的 IC 在接收到發(fā)送方發(fā)送的 8 bit 數(shù)據(jù)后，應向發(fā)送數(shù)據(jù)的 IC 發(fā)出特定的低電平脈沖，表示已經完成本次數(shù)據(jù)的接收。 圖像數(shù)據(jù)最終需要送到后端的計算機系統(tǒng)或監(jiān)視系統(tǒng)中，但前后的數(shù)據(jù)傳輸速率不同要求其間必須有緩存配置。 讀寫地址選擇器由于讀寫地址復用管腳，因此在讀寫操作時，必須選通相應的地址。需要注意的是，地址線和數(shù)據(jù)線在為高時可同時賦新值，但只有在變低后賦予數(shù)據(jù)線上的新值才有效。CPLD 的數(shù)字 IC 設計方法 [M]．北京：北京航空航天大學出版社． [15] Neale, design tools for the FPGA users trade[J].Electronnic engineering ,1995,67(826):19. [16] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設計教程 [M]. 北京：北京航空航天大學出版社， 2020. [17] Eduardo Sanchez. Field programmable gate array (FPGA) circuits[J]. Lecture Notes in Computer Science,1996,1062:118. 武漢理工大學畢業(yè)設計（論文） 23 附 錄 Verilog HDL 實現(xiàn)的 I2C 總線程序： assign en_sdao=tempen_sdao。 tempscl=1。 //SCL 置零 send_byte_zt=delay_2。 end end ForACK1: begin tempsda=1。 tempen_sdao=0。 end end FinishACK1: begin send_byte_zt=sendbit1。對我身邊平時幫助過我的各位同學也表示誠摯的謝意！ XX 年 月 日 。 end default: begin send_byte_zt=sendbit1。 //設置未應答標志信號 end tempsc1=0。 end delay_ACK: //延時 begin if(delay_counter=3) begin send_byte_zt=ForACK2。 delay_counter=0。 send_byte_num=send_byte_num+1。 assign NO_ACK=tempNO_ACK。 DATA[150] SRAM IS61LV25616AL ADDR[170] SRAM_WE SRAM_OE SRAM_CE FPGA SRAM_RD 武漢理工大學畢業(yè)設計（論文） 21 5 結論 本文對圖像數(shù)據(jù)傳輸控制系統(tǒng)進行了深入探討，重點設計出了圖像數(shù)據(jù)傳輸系統(tǒng)的采集部分和存儲部分，詳細的分析了各個模塊的工作流程和原理，說明了各個分塊和總體方案的可行性。 此外，由于讀寫之間的切換，數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會出現(xiàn)混亂現(xiàn)象。數(shù)據(jù)的存儲模式為，在 FPGA 控制下，按 照該 SRAM 的存儲時序要求產生相應的時序脈沖，分別控制 SRAM 的片選信號、使能信號、讀信號及寫信號等，同時 FPGA 還要生成相應的存儲地址，控制數(shù)據(jù)流在 SRAM 中的存儲點。 SCL 在高電平期間，數(shù)據(jù)串行傳輸； SCL 在低電平期間，容許 SDA 上的電平發(fā)生轉換，為數(shù)據(jù)發(fā)送做準備。當總線備用時，兩根線都是高電平，只有當總線關閉時， SCL 才轉變?yōu)榈碗娖?。本設計對 SAA7111 的內部寄存器的具體設置如下： VPO[70] SAA7111 FPGA HREF CREF VREF VS HS RTS0 RAM SCL SDA CMOS圖像傳感器模擬信號 圖像采集同步模塊 武漢理工大學畢業(yè)設計（論文） 17 (1)模擬輸入控制 1(02H)、 2(03H)、 3(04H)、 4(05H) 寄存器 02H的低三位用于設置 SAA7111的模擬信號輸入方式，共 8種輸入方式可供選擇。 武漢理工大學畢業(yè)設計（論文） 16 4 系統(tǒng)各模塊的設計 現(xiàn)在根據(jù)上一章中的總體原理框圖逐步來設計各模塊的硬件電路圖。它既能支持 PAL 電視制式，又可支持 NTSC電視制式。 本系統(tǒng)采用 Altera公司的 CyclonelI系列 FPGA(EP2C20Q240C8)作為系統(tǒng)的主控制器，該芯片具有 18752個 LE， 240kbit的內部 RAM容量， 26個內嵌乘法器單元， 4個模擬鎖相環(huán)等，廣泛應用于汽車電子 、消費電子、音／視頻處理、通信以及測試測量等終端產品市場。b0}}。 reg [7:0] OUT 。這是因為在 Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。 ? 用延遲表達式或事件表達式來明確地控制過程的啟動時間。仿真驗證無誤后用于制造武漢理工大學畢業(yè)設計（論文） 11 ASIC芯片或寫入 FPGA器件中。此時的仿真由于未作布局布線，故其中不含延時信息，而且可以預測所有信號，故對于初步功能的檢測非常方便，只需加入激勵信號，即自設的時鐘信號，觀察各個節(jié)點的信號，看與預測是否相同，并進行修正。 Quartus II 平臺支持VHDL， Verilog HDL 及 AHDL 等多種語言描述。 Quartus II 系統(tǒng)把這些設計轉換成最終結構所需的格式，供實 際使用。 M4K 嵌入式存儲器分布于邏輯陣列塊之間。采用 300 毫米晶圓，以 TSMC 成功的 90nm 工藝技術為基礎， 如圖 7 所示。由于 FPGA 豐富的 I/O 口資源和強大的模塊化功能，使得其幾乎可以取代微機系統(tǒng)中現(xiàn)有的全部微機接口芯片，實現(xiàn)微機系統(tǒng)中的總線控制、地址譯碼、中斷和 DMA 控制、 DRAM 管理和 I/O 接口電路功能。目前在電子信息領域，F(xiàn)PGA 的應用表現(xiàn)在以下幾個方面 [1113]。現(xiàn)在越來越豐富的內嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設計工具，使其具備了COUT SHIFT CIN CIN COUT