【正文】 文） 基于 FPGA 的圖像數(shù)據(jù)傳輸控制系統(tǒng)設(shè)計(jì) 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 作者簽名： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保障、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向有關(guān)學(xué)位論文管理部門或機(jī)構(gòu)送交論文的復(fù)印件 和電子版，允許論文被查閱和借閱。 要求完成的主要任務(wù) : 查閱不少于 15 篇的相關(guān)資料，其中英文文獻(xiàn)不少于 3 篇，完成開題報(bào)告。 完成不少于 12020 字 的論文。 圖像數(shù)據(jù)的傳輸在當(dāng)今信息化時(shí)代已成為最普遍最重要的技術(shù)，在通信、衛(wèi)星、遙感、導(dǎo)航、監(jiān)控等各項(xiàng)技術(shù)中，圖像數(shù)據(jù)采集前端都是必須的。 目前國(guó)內(nèi)外的圖像數(shù)據(jù)采集手段多種多樣，在主控制模塊上有基于 ARM 的，有基于 DSP 的，還有基于專用單片機(jī)的；在數(shù)據(jù)和控制信號(hào)傳輸上有基于 的，有基于 RS232 串行通信的，或是 EPP 并行方式的；圖像傳感器上既有采用CCD 的，也有采用 CMOS 的。 SCCB 控制，圖像數(shù)據(jù)的采集、處理以及傳輸都由一片 LPC22lO 完成，特別適合于對(duì)功耗、體積要求較嚴(yán)格的嵌入式應(yīng)用。 基本內(nèi)容和技術(shù)方案 數(shù)據(jù)傳輸控制系統(tǒng)其實(shí)是利用 FPGA 芯片控制數(shù)據(jù)采集前端采集到的原始信號(hào)依次進(jìn)行數(shù)模轉(zhuǎn)換，數(shù)據(jù)處理等操作后儲(chǔ)存到存儲(chǔ)器里，可供 CPU 讀取進(jìn)行運(yùn)算和處理后，再傳輸?shù)酵獠拷K端，系統(tǒng)的各項(xiàng)動(dòng)作和反應(yīng)都由 FPGA 控制。 此外，本次設(shè)計(jì)將采用仿真與實(shí)際相結(jié)合的研究方法。 第 8－ 10 周： 學(xué)習(xí)開始動(dòng)手進(jìn)行設(shè)計(jì)和實(shí)驗(yàn)，進(jìn)行調(diào)試使?jié)M足基本要求，開始進(jìn)行論文的撰寫 。在軍事上、工業(yè)上以及人們的日常生活中，圖像采集傳輸工作隨處可見，目前人們接觸較多的視頻和圖片等多媒體文件幾乎全部源自圖像數(shù)據(jù)采設(shè)備的 獲取。論文重點(diǎn)研究的是系統(tǒng)的硬件原理設(shè)計(jì)和其中各個(gè)時(shí)刻各模塊的邏輯時(shí)序的控制。與我們生活比較聯(lián)系較為緊密的就很多，如攝像機(jī)、照相機(jī)、視頻系統(tǒng)等等。本論文就是基于這一目的，以個(gè)人的思維對(duì)圖像采集系統(tǒng)的搭建進(jìn)行嘗試，力圖使其具有獨(dú)到之處，能夠被用到某一專用場(chǎng)合。在主控制模塊上有基于 ARM 的，有基于DSP 的，還有基于專用單片機(jī)的；在數(shù)據(jù)和控制信號(hào)傳輸上有基于 的，有基于RS232 串行通信的，或是 EPP 并行方式的；圖像傳感器上既有采用 CCD 的，也有采用CMOS 的 [45]。 SCCB 控制，圖像數(shù)據(jù)的采集、處理以及傳輸都由一片 LPC22lO 完成，特別適合武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 2 于 對(duì)功耗、體積要求較嚴(yán)格的嵌入式應(yīng)用 [7]。然后將會(huì)對(duì)本次設(shè)計(jì)的基于 FPGA 和 CMOS 圖像傳感器圖像采集和傳輸系統(tǒng)進(jìn)行詳細(xì)的講解，對(duì)系統(tǒng)進(jìn)行原理方案的設(shè)計(jì)，然后選 取合理 FPGA 芯片及 CMOS 傳感器和其它外圍的硬件器件，搭建成具可行性的電路，借助于 Quartus II 這個(gè) FPGA 設(shè)計(jì)仿真專用平臺(tái)，編寫出相應(yīng)的控制程序，進(jìn)行系統(tǒng)設(shè)計(jì)的驗(yàn)證及仿真工作。目前主流的 FPGA 仍是基于查找表技術(shù)的， 但 基本性能大幅度提高 ，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 型）模塊。可以通過軟件來配置各 I/O 口的特性，可以改變驅(qū)動(dòng)電流的大小，可改變上、下拉電阻?？梢詫?duì)開關(guān) 矩陣進(jìn)行配置，配置后的開關(guān)矩陣就可方便地用于處理組合邏輯、移位寄存器或 RAM，故開關(guān)矩陣在性能上設(shè)計(jì)的是十分靈活的。 Xilinx 公司目前推出的最先進(jìn)的 FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。 BRAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲(chǔ)器 （ CAM）以及 FIFO 等常用存儲(chǔ)結(jié)構(gòu)。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為 4 類不同的類別。 內(nèi)嵌功能模塊主要指延遲鎖定環(huán)（ DLL）、相位鎖定換（ PLL）、數(shù)字信號(hào)處理器（ DSP）和中央處理單元（ CPU）等軟處理核（ SoftCore）。 內(nèi)嵌專用硬核。 FPGA 的應(yīng)用 FPGA 器件自身的高度靈活性使得它的應(yīng)用范圍極其廣泛。 FPGA 在數(shù)字信號(hào)處理技術(shù)中有重大應(yīng)用。 FPGA 在微機(jī)系統(tǒng)中的應(yīng)用。 FPGA 因?yàn)榫邆浣涌冢刂?，功?IP，內(nèi)嵌 CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)。 Cyclone II 采用全銅層、低 K 值、 伏 SRAM 工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。邏輯單元是 Cyclone II 系列中可實(shí)現(xiàn)用戶邏輯定制的最小單元， Cyclone II 器件提供 了 4608 到 68416 個(gè)邏輯單元（ LE），并具有一整套最佳的功能，包括嵌入式 18 比特 18 比特乘法器、專用外部存儲(chǔ)器接口電路、4kbit 嵌入式存儲(chǔ)器塊、鎖相環(huán)（ PLL）和高速差分 I/O 能力。 M4K 嵌入式存儲(chǔ)器塊由帶校驗(yàn)的 4K 位 (4096 位 ) 真雙口 (Ture Dual． Port)RAM 組 成，可配置成真雙口模式、簡(jiǎn)單雙口模式或單口模式的存儲(chǔ)器，位寬最高可達(dá) 36 位，存取速度最高 260MHz。 Cyclone II 的嵌入式乘法器在 FPGA 上按列排列。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使得設(shè)計(jì)人 PLL PLL PLL PLL Logic Array M4K Blocks Logic Array Logic Array M4K Blocks Logic Array IOEs IOEs IOEs IOEs Embedded Multipliers 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 員無須精通器件的內(nèi)部結(jié)構(gòu)，只需運(yùn)用自己熟悉的輸入工具（原理圖輸入或高級(jí)行為描述語言）進(jìn)行設(shè)計(jì) [15]。 原理圖輸入法。這也是本次設(shè)計(jì)將 用到的方法。這種方法適用于大量的規(guī)范的、易于用語言描述的、易于綜合的電路設(shè)計(jì)，如圖 9 所示。電 路設(shè)計(jì)輸入完成后先需要檢查輸入是否正確， Quartus II 提供了功能編譯的選項(xiàng)。對(duì)每一個(gè)設(shè)計(jì)項(xiàng)目的ACF 配置文件里的參數(shù)進(jìn)行修改，包括器件的類型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)要求和布線等設(shè)置。即在計(jì)算機(jī)系統(tǒng)和相應(yīng)的軟件上用 Verilog HDL或 VHDL建模對(duì)復(fù)雜的數(shù)字邏輯進(jìn)行仿真，然后自動(dòng)生成相應(yīng)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表和選定工藝的器件自動(dòng)生成具體電路，接著生成該工藝條件下上述具體電路德延時(shí)模型。相比之下， Verilog HDL語言具有語法簡(jiǎn)單、程序簡(jiǎn)潔、容易掌握等優(yōu)點(diǎn)，因而，它是一種被廣泛使用的標(biāo)準(zhǔn)硬件描述語言，用于從算法級(jí)到開關(guān)級(jí)得多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。 具體說來這種行為描述語言具有以下八項(xiàng)功能： ? 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 ? 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù) (task)結(jié)構(gòu)。 ? Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。 module mux(EN ,IN0 ,IN1 ,IN2 ,IN3 ,SEL ,OUT )。 output [7:0] OUT 。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 12 else case (SEL ) 0 : OUT = IN0 。 default : OUT = {8{139。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 13 3 圖像傳輸系統(tǒng)方案設(shè)計(jì) 系統(tǒng)總體方案 系統(tǒng)總體設(shè)計(jì)上包括兩個(gè)模塊，即圖像采集模塊和圖像存儲(chǔ)模塊，又可以分為以下幾個(gè)部分：圖象傳感器、 A/D 準(zhǔn)換器、 FPGA 主控模塊、 SRAM 數(shù)據(jù)存儲(chǔ)器和 D/A 轉(zhuǎn)換器 [17]。 FPGA芯片。 A/D轉(zhuǎn)換器。該芯片集 A／ D 與解碼功能于一身，片內(nèi)附有鎖相、自動(dòng)鉗位、自動(dòng)增益控制、時(shí)鐘產(chǎn)生、多制式解碼等電路，另外， SAA7111還可對(duì)亮度、對(duì)比度和飽和度進(jìn)行控制。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 15 圖 12 芯片 SAA7111 引腳圖 SRAM 存儲(chǔ)芯片。引腳功能 A0～ A17 是18 位的地址輸入線 ； IO0～ IO15 是 16 位的三態(tài)數(shù)據(jù)輸入輸出線 ； WE 寫控制線 ； CE 片選信號(hào) ； OE 輸出使能 信號(hào) ； LB、 HB 低字節(jié)、高字節(jié)使能信號(hào) 。 圖 13 圖像采集模塊原理圖 這個(gè)模塊的控制只須對(duì) SAA7111 進(jìn)行初始化，就可進(jìn)行圖像的數(shù)據(jù)的采樣與傳輸。 SAA7111 的初始化設(shè)置 對(duì) SAA7111 的初始化主要對(duì)模擬輸入控制與輸出控制進(jìn)行配置。 (3)輸出控制 1(11H) 將該寄存器的第三位置 1 時(shí)， VPO 輸出有效；將第二位置 1 時(shí)， HS和 VS 輸出有效。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 18 Verilog HDL 實(shí)現(xiàn) I2C總線 I2C 總線是一種由 SDA(串行數(shù)據(jù)線 )和 SCL(串行時(shí)鐘線 )組成的串行總線，它利用這兩根總線 在主控制單元與被控 IC 之間進(jìn)行雙向數(shù)據(jù)傳送，各種被控電路均并聯(lián)在這條總線上。 I2C 總線為同步傳輸總線，其中與數(shù)據(jù)傳輸有關(guān)的信號(hào)有開始信號(hào)、停止信號(hào)、應(yīng)答信號(hào)和位傳輸?shù)?4 種類型。數(shù)據(jù)位傳輸是在 I2C 總線啟動(dòng)后或應(yīng)答信號(hào)后的第 1～ 8 個(gè)時(shí)鐘脈沖對(duì)應(yīng)于 1 個(gè)字節(jié)的 8 個(gè) bit 位的數(shù)據(jù)傳輸。在 Quartus II 平臺(tái)上進(jìn)行波形仿真如下。本系統(tǒng)在外圍設(shè)置了一塊靜態(tài)隨即存儲(chǔ)器 SRAM。 寫地址產(chǎn)生器：由于設(shè)計(jì)時(shí)采用 256K16 的 SRAM，故有 18 位地址，寫地址產(chǎn)生器用 18 位計(jì)數(shù)器實(shí)現(xiàn)。這就需要由 FPGA 控制芯片上的等控制信號(hào)來對(duì) SRAM 進(jìn)行讀寫的操作。 當(dāng)需要對(duì) SRAM 進(jìn)行寫操作時(shí)，由 FPGA 控制產(chǎn)生寫地址選通信號(hào)，該選通信號(hào)為一單脈沖形式，如圖四中該脈沖下降沿觸發(fā) SRAM，告知開始對(duì) RAM 進(jìn)行寫操作，使FPGA 輸出寫地址，同時(shí)給數(shù)據(jù)線上送數(shù)據(jù)。 其中片選信號(hào)、使能信號(hào)、讀寫信號(hào)的產(chǎn)生主要根據(jù) 前段的 SAA7111 解碼器輸出的行場(chǎng)同步信號(hào)、行場(chǎng)參考信號(hào)及時(shí)鐘同步信號(hào)等在 FPGA 芯片內(nèi)部進(jìn)行一些列的邏輯組合而產(chǎn)生，在此不再對(duì)模塊化過程進(jìn)行細(xì)述。 本次畢業(yè)設(shè)計(jì)中我對(duì)基于 FPGA 的系統(tǒng)設(shè)計(jì)知識(shí)有了深入的了解，這填補(bǔ)了沃大學(xué)期間對(duì) 一項(xiàng)知識(shí)空白。//設(shè)置 SDA 三態(tài)輸出使能 assign send_byte_over=tempsend_byte_over。 always(posedge send_byte_clk) begin case(send_byte_zt) sendbit 1: begin if(send_byte_num==0) begin shiftdata[7:0]=indata[7:0]。 //置 SCL 為高電平 send_byte_zt=delay_1。 end else begin delay_counter=delay_counter+1。 end delay_2: //延時(shí)三個(gè)周期 begin if(delay_counter=2) begin send_byte_zt=sendbit3。 end end sendbit3: //判斷是否字節(jié)中所有位都發(fā)送完畢 begin if(send_byte_num=8) begin send_byte_zt=sendbit1。 //釋放數(shù)據(jù)線，等待應(yīng)答信號(hào) send_byte_zt=delay_ACK。 send_byte_zt=send_byte_zt。 //輸出 SDA 使能信號(hào)，控制sdao 和 sdai end AckYESNO: begin if(sdai) //如果應(yīng)答信號(hào) sdai 為 1， NO_ACK置 1 begin tempNO_ACK=1。 send_byte_zt=FinishACK1。 send_byte_num=0。借此機(jī)會(huì)，我要對(duì)四年來幫助過我的人表示深