【正文】 到現(xiàn)在已經進入了高峰期 。 在本設計中主要是通過 VHDL 語言來 編程 實現(xiàn)計費系統(tǒng)的四個功能塊：分頻模塊，控制模塊，計量模塊和譯碼顯示模塊 ，最后 使用 MAX+PLUSII 軟件 來對程序進行仿真，以模擬實現(xiàn)出租車的啟動，停止 以及等待 等 過程 中的計時，計程和計費功能 。s market economy develops， more and more convenient transport， particularly taxis, to fast, convenient features have long been popular in various cities and bee an important tool for urban traffic. Taxi market in the early 1990s,the initial stage up to now has entered a peak period. With the level of urbanization and the improvement of people39。 And the results of the functional modules through dynamic decoding scanning module output to display module to display it. Through the display module Taxis By the travelling distance, a taxi waiting for the time and were waiting for a taxi in the process of movi ng costs and fees in the process. Keywords： CPLD/FPGA。計程車市場從 90 年代初的起步階段到現(xiàn)在已經進入了高峰期 。 傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習慣上都具 有一些優(yōu)勢，但是隨著出租車價格市場化，我國加入 WTO 以來主導出租車行業(yè)成本的許 多 因素主要包括油價的波動，都對傳統(tǒng)的出租車計費器提出了更高的要求 。 但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設計研發(fā)比較困難，周期長 ， 如果系統(tǒng)設計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實 現(xiàn)功能復雜的設計 ?？尚行院芨?，而且電路簡單，大大減少外圍器件，可以用軟件完全仿真，靈活度高， 可以設計一些復雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA 或 CPLD芯片上通用。 本 論文的章節(jié)安 排 本文在第 2 章介紹了 VHDL 語言的特點 和 FPGA 的基本原理。 華東交通大學畢設計 7 2 VHDL 和 FPGA 的簡介 VHDL 的介紹 VHDL 的英文全名是 Vry_High_Speed Integrated Circuit Hardware Description Language,被認為是標準硬件描述語言，有專家認為，在新世紀中， VHDL 與 Verilog HDL 語言將承擔起幾乎全部的數字系統(tǒng)設計任務 。 在對一個設計實體定義了外部界面后，一旦內部開發(fā)完成后， 其他的設計可以直接調用這個實體。 通常 VHDL 文件保存為 .vhd 文件。 4）布局布線：將 edf 文件調入 PLD 廠家提供的軟件中進行布線，即把設計好的邏 輯安放到 PLD/FPGA 內。 FPGA 的介紹 FPGA 是現(xiàn)場可編程門陣列（ Field Programable Gate Array)的簡稱， FPGA 是電子設 計領域中最具活力和發(fā)展前途的一項技術，它的影響絲毫不亞于 70 年代單片機的發(fā)明和 使用 。 5 美元，代表了全球最低成本的 FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢 。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程 互連資源 。 華東交通大學畢設計 9 3 Max+plusII 平臺簡介 概述 Max+plusII 是 Altera 公司推出的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設計新器件和大規(guī)模 CPLDFPGA)。對于一般幾千門的電路設計，使用 MAX+PLUSII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計人員可以使用 Altera 或標準 EDA 設計輸入工具來建立邏輯設計，使用 MAX＋ PLUSII 編譯器 (Compiler)對 Altera 器件設計進行編譯，并使用Altera 或其它 EDA 校驗工具進行器件或板級仿真。 0、 WINDOWS 9WINDOWS 98 下運行，也可在 Sun SPAC Stations， HP9000 Series 700／ 800 和 IBM RISC System／ 6000 工作站上運行。 5）模塊化工具 設計人員可以從各種設計輸入、處理和校驗選項中進行選擇從而使設計環(huán)境用戶化，必要時，還可以根據需要添加新功能。充分利用這些 Megacore 功能會使設計人員的設計任務大大減輕，可把更多的精力投入到改進各種設計和最終的產品上。 2)掉電存儲用來存取計費器的狀態(tài)信息和計費信息 。 外圍電路較多，調試復雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運作的系統(tǒng)，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定 。 2)定時中斷服務程序 在定時中斷服務程序中，每 100ms 產生一次中斷，當產生 10 次中斷的時候，也就到了一秒，送數據到相應的顯示緩沖單元，并調用顯示子程序實時顯示 。當中途等待結束的時候，也就自動切換到正常的計價 。 控制模塊是整個系統(tǒng)的核心 。 3)計量模塊 ：計量模塊完成計價，計時和計程的功能 。 計程數據送入譯碼顯示模塊進行譯碼，最后送至以 Km 為單位的數碼管上顯示 。 因此 我確定采用基于 FPGA 的出租車計費器 的設計方案 。 另一方面多功能的實現(xiàn)，計價器可以根據要求顯示需要的內容，可以根據選擇鍵選擇顯示總費用，總行程數和總乘車時間等等 。 秒分頻模塊使整個系統(tǒng)的同步工作，把系統(tǒng)提供的 32M 的晶振頻率進行分頻，得到所需要的秒信號（便于在以后的 計時中用到） 。 最后一個譯碼顯示模塊作用在于把計費器的工作情況（價錢、行程數、行程時間）反饋給乘客 。 從圖中可以看出分頻模塊有兩個輸入信號，一個是 clk 時鐘信號。 then 此 IF語句中得到分頻器的使能信號 基于 FPGA 的出租車計費系統(tǒng)設計 16 f_1=39。 F_1=39。039。 圖 53分頻器仿真圖 控制模塊 1） 控制模塊對整個系統(tǒng)進行控制作用，支配系統(tǒng)的工作狀態(tài) 。 圖 5－ 4 控制模塊的電路符號圖 控制模塊 的主要源代碼如下： if start=39。 en1=39。 then en1=39。139。 elsif stop=39。 if m1amp。039。 圖 55 控制模塊 波形 仿真圖 計量模塊 計量模塊是本系統(tǒng)中一個十分重要的部分 ,是計程車計價器系統(tǒng)多功能實現(xiàn)的保證 。 （ 1） 計價部分電路符號圖如圖 5－ 7所示 ：圖中的輸出信號 cha3,cha2,cha1,cha0分別表示的時計費輸出部分的百元，十元，元，角 的輸出。 if(c19=1)then temp0=k0。139。 end if。 （ 1） 計時部分電路符號圖如下圖 59所示 ： 圖 59計時部分電路符號圖 完成計時 部分的主要源代碼如下： if w=59 then w=0。 end if。 end if。 由于計程部分和計時部分的原理基本相同，不同的只是計時是是當計數器計到 59 時發(fā)生跳變 ，而計程時則是當計數器達到 99 時 才產生一個 跳變。 k0=0000。 if k1=1001 then k1=0000。 end if。 可見，它也是系統(tǒng)中一個必不可少的部分 。 由數碼管進行顯示 。 then if start=39。 km1=0000。cha1=0000。amp。km0=k0。cha0=c0。 出租車計費器的電路圖符號如下圖所示 515 所示： 圖 515 出租車計費器的電路圖符號 基于 FPGA 的出租車計費系統(tǒng)設計 24 2)整體 仿真 圖如下 圖 415 所示 ： 圖 415出租車計費系統(tǒng) 的 仿真圖 結果分析 從仿真圖中我們可以看出此出租車計費器總共行使了 6公里，在中途停車等待累計時間為 4分鐘，因此可以得出：總費用 =10+*6+*4= 。 同時還要求其具有車票資料打印 、ＩＣ卡付費、語音報話、和電腦串行通信等功能 。 在設 計過程中遇到了很多問題 如 ： 沒計編寫程序流程圖， 也 沒有按照先整體后部分的原則 結果出現(xiàn)思路非常不 清晰 。 ，顯得 雜亂無章 等等一系列問題 。 ，其實可以在譯碼輸出部分中多設置一個輸出控制模塊，用來進行輸出內容的選擇控制，例如可以設置一個兩位 二進制數 choose 信號 “ 00” ， 當它為 00 時選擇輸出計時的時間，當為“ 01” 選擇輸出費用。 但 我也充分認識到自身的許多 不足：基礎知識學得不夠扎實，缺乏綜合運用及理論聯(lián)系實際的能力等 。 CLA is the frequency divider circuit, the duty cycle through datal (x) adjust Frequency Divider and with initiated / Reset terminal (serial Reset). Simulation waveform is shown in figure 2. As can be seen from the map, switch to set up 10 models, when the arrival of 57 pulses, The module oclk from high to low end, a low level output signal. Vehicle modules (hereinafter referred FP) Packaging Figure 4. Module log Log module is a scale of 10, in addition to one step counter. The module can be prefabricated parameters, it is larger than the actual precast numerical terms, courtesy of a pulse every 500 meters. Decoding dynamic scan numerical terms will be sent to the display module. Prefabricated nonpressed decimal parameters. Therefore, the design must be counter binary state jumped from 1,010 to 1,111 over the past six. In the process of VHDL, and IF sentence is to be achieved. If km (3 downto 0) = 1001 then km:=km+ 0111 : Else km:=kin+1。 then Datal (3 downto 0): =datal (3 downto 0) + 0110。 one 39。 left PROCESS Data revealed by the choice of control counter, VHDL procedures as follows : Temp=counterl when count= 000 else. . . Counter4 when count= 1011 else 華東交通大學畢設計 31 Milel when count= 100 else. . . Mile4 when count= 111。039。 rectifier system, filtering, Supp