【導(dǎo)讀】品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。首先EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了很。大的發(fā)展，其基本特征是采用高級(jí)語言描述，具有系統(tǒng)級(jí)仿真和綜合能力。是涉及源文件可以采用類似與C語言的書寫形式，并采用結(jié)構(gòu)設(shè)計(jì)方法。通過VHDL為基礎(chǔ)設(shè)計(jì)。整個(gè)設(shè)計(jì)以兩個(gè)計(jì)數(shù)器為核心，30秒計(jì)數(shù)器通過與按鍵聯(lián)合控制整個(gè)。購買過程；8秒計(jì)數(shù)控制飲料出口開關(guān)的自動(dòng)開關(guān)，從而達(dá)到控制輸出流量。全文提供了投幣信。并給出了各模塊和?？傮w系統(tǒng)設(shè)計(jì)的仿真。

　　

【正文】 0100 = y1 = 1001100 。 when 0101 = y1 = 0100100 。 when 0110 = y1 = 0100000 。 when 0111 = y1 = 0001111 。 when 1000 = y1 = 0000000 。 when 1001 = y1 = 0000100 。 when others = y1 = 1111111 。 end case 。 end process 。 該程序主要是對(duì)投入的錢數(shù)和商品的單價(jià)進(jìn)行 BCD到七段碼的譯碼，以便于系統(tǒng)能夠識(shí)別。 在該設(shè)計(jì)中 ,我們不考慮具體外圍電路的情況 ,只是用電平去模擬輸入輸出信號(hào)。下面是輸入和輸出的端口以及說明 輸入端口 : clk : 時(shí)鐘信號(hào) 。 reset : 系統(tǒng)復(fù)位信號(hào) 。 coin0 : 代表投入 5 角硬幣 。 coin1 : 代表投入 1 元 硬幣 。 輸出端口 : act5 : 表示找回 5 角硬幣 。 act10 :表示找回 1 元硬幣 。 dispense : 表示機(jī)器售出一瓶飲料 。 collect : 該信號(hào)用與提示投幣者取走飲料 . 頂層電路的設(shè)計(jì)流程 此過程的設(shè)計(jì)流程主要包括編輯頂層設(shè)計(jì)文件、創(chuàng)建工程、全程編譯、觀察 RTL電路圖、仿真、了解時(shí)序分析結(jié)果、引腳鎖定、再次編譯并下載、對(duì) FPGA的存儲(chǔ)單元在系統(tǒng)讀寫測(cè)試、嵌入式邏輯分析儀測(cè)試等。 黃山學(xué)院本科畢業(yè)論文 17 （ 1）啟動(dòng) Max＋ plusⅡ ，啟動(dòng)之后選擇 File→ New→ Graphic Editor file設(shè) 計(jì)出自動(dòng)售貨機(jī)控制器。 （ 2）根據(jù)設(shè)計(jì)原理設(shè)計(jì)出整個(gè)電路圖之后，我們需對(duì)某些模塊進(jìn)行頂層電路設(shè)計(jì)，此時(shí)我們選擇 File→ New→ Text 新建一個(gè)文本文件，并且取名為 xujuan_settime。在對(duì)其輸入自己設(shè)計(jì)的 VHDL 源程序，并對(duì)其進(jìn)行編譯、仿真等。 （ 3）為此頂層設(shè)計(jì)創(chuàng)建一項(xiàng)工程，工程名和實(shí)體名都可以是 settime。 （ 4）全程編譯一次后進(jìn)入時(shí)序仿真測(cè)試。 選擇 Max＋ PlusⅡ → Simulator，單擊彈出的對(duì)話框中的 Start 按鈕，仿真結(jié)束后，單擊 Open SCF，打開仿真文件分 析仿真結(jié)果的輸出和 輸入邏輯關(guān)系是否正確。 （ 5）根據(jù)設(shè)計(jì)電路的原理圖以及各個(gè)模塊部分的 VHDL 源程序，再對(duì)其進(jìn)行硬件測(cè)試。選擇不同的電路模式，則時(shí)鐘 CLK 接不同的實(shí)驗(yàn)箱的 clock 端。 （ 6）使用嵌入式邏輯分析儀測(cè)試波形 [8]。 根據(jù)設(shè)計(jì)自動(dòng)售貨機(jī)的總體要求，可將 VHDL 程序所生成的模塊圖和對(duì)應(yīng)的輸入輸出相連，得到最終的總體電路原理圖。 如圖 36 所示。 圖 36 總體原理圖 仿真與功能測(cè)試 編譯及仿真 EDA工具在 EDA技術(shù)應(yīng)用中占據(jù)極其重要的位置， EDA的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動(dòng)化，因此基于計(jì)算機(jī)環(huán)境的 EDA軟件的支持是必不可少的。此次設(shè)計(jì)所用 EDA工具是由著名的 Alter公司生產(chǎn)的 MAX＋ plusⅡ 工具軟件，它是一種集成黃山學(xué)院本科畢業(yè)論文 18 的開發(fā)環(huán)境，支持原理圖、 VHDL和 Verilog語言文本文件，以及波形 文件作為設(shè)計(jì)輸入，并支持這些文件的人以混合設(shè)計(jì) [14]。 Max＋ plusⅡ 工具軟件具有門級(jí)仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果，同是還支持主流第三方 EDA工具，所以可以說 Max＋ plusⅡ 是當(dāng)今最優(yōu)秀的 EDA工具軟件之一。 所以可以利用這些軟件可以得到系統(tǒng)的 仿真圖 如圖37所示 ,通過對(duì)仿真的分析 ,其能滿足設(shè)計(jì)的要求。 圖37 系統(tǒng)仿真全圖 圖 38是當(dāng)顧客選擇所需商品時(shí)，系統(tǒng)根據(jù)顧客投入幣數(shù)的種類和數(shù)量進(jìn)行出貨功能。 黃山學(xué)院本科畢業(yè)論文 19 圖 38 商品種類選擇部分 圖 39 是對(duì)顧客投 入的硬幣進(jìn)行計(jì)算， 以便于系統(tǒng)判斷顧客所買的飲料的價(jià)格是否小于或等于投入的硬幣。 圖 39 投幣部分 黃山學(xué)院本科畢業(yè)論文 20 圖 310 主要判斷顧客所買飲料的價(jià)格是否小于或等于投入的幣數(shù)， 若是，則出貨。若不是，則退還顧客投入的所有硬幣。 如果售貨機(jī)顯示完成信號(hào)則系統(tǒng)進(jìn)行找?guī)挪⑶医Y(jié)束交易。 圖 310 購買、找?guī)沤Y(jié)束交易部分 黃山學(xué)院本科畢業(yè)論文 21 結(jié)束語 基于 VHDL 的自動(dòng)售貨機(jī)的設(shè)計(jì) 程序總共分為五個(gè)模塊， 貨物信息的存儲(chǔ)模塊，進(jìn)程控制模塊，硬幣處理模塊，余額 計(jì)算模塊，顯示功能模塊。五個(gè)模塊分別實(shí)現(xiàn)不同的功能： 貨物信息的存儲(chǔ)模塊的 功能是將商品的單價(jià)、數(shù)量置入到自動(dòng)售貨機(jī)；進(jìn)程控制模塊的功能是指對(duì)商品進(jìn)行選擇與購買；硬幣處理模塊的功能是對(duì)投入硬幣進(jìn)行處理的過程；余額計(jì)算模塊的功能是主要完成找?guī)挪僮?；顯示功能模塊的功能是主要顯示錢數(shù)和單價(jià)。五個(gè)模塊共同完成自動(dòng)售貨機(jī)的功能。 由于時(shí)間倉促，很多地方都不夠完善，但是也算基本符合設(shè)計(jì)規(guī)定，與此同時(shí)本人也著實(shí)對(duì)自動(dòng)售貨機(jī)有了深刻的理解，對(duì)它的功能實(shí)現(xiàn)也有了質(zhì)的領(lǐng)悟。軟件 Max＋ plusⅡ 也從最初的一概不知熟練到能從 畫原理圖這些簡(jiǎn)單的使用方法到仿真程序這些復(fù)雜的功能實(shí)現(xiàn)，此外，硬件描述語言 VHDL 也有了初步的掌握，看的懂簡(jiǎn)單程序功能實(shí)現(xiàn)。與此同時(shí)看似簡(jiǎn)單的 Word 也讓本人近乎重新掌握了一遍。總之， 這次的論文肯定會(huì)為 我以后的設(shè)計(jì)道路打下了堅(jiān)實(shí)的基奠。 黃山學(xué)院本科畢業(yè)論文 22 參考文獻(xiàn) [1] 曹昕燕，周鳳臣，聶春燕 .EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) [M].北京： 清華大學(xué)出版社 ， 2020. [2] 劉欲曉，方強(qiáng) .EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實(shí)踐 [J].現(xiàn)代電子技術(shù) ， 2020， (18)： 160165. [3] 潘松，黃 繼業(yè) .EDA技術(shù)實(shí)用教程（第三版 ） [M].武漢： 科學(xué)出版社 ， 2020. [4] 趙巖嶺 .在 Max＋ plusⅡ 平臺(tái)下 用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) [N].電子信息學(xué)報(bào) ， 2020107 (10). [5] 康華光主編 .電子技術(shù)基礎(chǔ)模擬部分 [M].北京：高等教育出版社， 2020. [6] 閻石 .數(shù)字電子技術(shù)基礎(chǔ) [M].北京：高等教育出版社， 2020. [7] 黃正瑾 .在系統(tǒng)編程技術(shù)及其應(yīng)用 [N]. IT 時(shí)代周刊 .， 202068（ 8） . [8] 盧杰，賴毅 .VHDL 與數(shù)字電路設(shè)計(jì) [J].現(xiàn)代電子技術(shù) ， 2020， (10)： 110120. [9] 劉明業(yè)，將景旗，刁嵐松等譯 .硬件描述語言 Verilog[N].計(jì)算機(jī)學(xué)報(bào) ， 202078. [10] 侯柏亨，顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [J].現(xiàn)代電子技術(shù)， 2020， (8)： 98103. [11] 李國麗，李維勇 .電子技術(shù)實(shí)驗(yàn)指導(dǎo)書 [M].合肥：中國科技大學(xué)出版社， 2020. [12] 朱正偉， EDA 技術(shù)與應(yīng)用 [N].電子信息學(xué)報(bào) ， 202087 (8). [13] DOULOS designer S guide to VHDL[EB/OL][N].DOSPY TIMES， 202066 (12). [14] DOUGLAS L P． VHDL： programming by example[M]． New York： McGraw— Hill Professional，2020． 黃山學(xué)院本科畢業(yè)論文 23 致謝 本論文是在 ****老師的精心指導(dǎo)下完成的。在做畢業(yè)設(shè)計(jì)的整個(gè)過程中，都得到了 ****老師的耐心指導(dǎo)和詳細(xì)解答， 特別是在設(shè)計(jì)的初始階段， ****老師在需求分析方面給了我很大的幫助， 在老師 幫助和指導(dǎo)下，使 我能很快地就確定了系統(tǒng)的目的和開發(fā)方案，并且在后來的程序?qū)崿F(xiàn)方面給予了正確的引導(dǎo)，使我少走了很多彎路，并提高了我的效率。 這對(duì)于我以后的工作和學(xué)習(xí)都有很大的幫助，在此衷心感謝 ****老師的耐心輔導(dǎo)。 最后，我衷心地祝福所有給予我?guī)椭睦蠋熀屯瑢W(xué)，希望他們?cè)谝院蟮娜兆永锕ぷ黜樌?，學(xué)習(xí)進(jìn)步。