【導(dǎo)讀】圖像降噪技術(shù)屬于圖?，F(xiàn)在的降噪技術(shù)有均值濾波、維納濾波、中值濾波、小波降噪法等。進行處理，則解決了系統(tǒng)的實時性問題?；贔PGA的可編程片上系統(tǒng)在。設(shè)計上的靈活性和運算高速性的特點，有利于實現(xiàn)整個系統(tǒng)。在設(shè)計時，選用中值濾。波算法對圖像進行處理，核心算法的實現(xiàn)則通過VHDL語言實現(xiàn)的。下添加PIO、JTAGUART、EPCS等組件，并生成系統(tǒng)。行控制的，這個IP軟核是從NiosⅡ中調(diào)用的，并結(jié)合軟件進行調(diào)試。StratixⅡ器件中的EP2S30F484C3芯片，占用了39%的系統(tǒng)資源。通過對各個模塊及。系統(tǒng)的調(diào)試，可以證明系統(tǒng)處理的速度是比較理想的。圖象處理的應(yīng)用展望···········································&#1

　　

【正文】 ，然后通過滿信號來對讀信號 WR 進行控制，這部分通過軟件來控制實現(xiàn)，即 用片上系統(tǒng)來實現(xiàn)控制。 (2) 3 3 模板生成模塊的硬件實現(xiàn)及封裝 在了解了 3 3 模板生成模塊的原理后，就要對其進行硬件實現(xiàn)了。在 QuartusⅡ里面的原理圖中將其連接好，連接好的 3 3 模板實現(xiàn)如圖 54 所示： 圖 44 3 3 模 板實現(xiàn)框圖 W11 W12 W21 W31 W22 W32 W13 W23 W33 西南科技大學本科生畢業(yè)論文 20 圖 44 中，下面左邊第一個是一個地址發(fā)生器；第二個是先定制好的 ROM，里面存放了圖片的灰度值；右邊 7 個則是移位寄存器；中間 2 個大的是 FIFO；最上面的則是控制 FIFO 的 Control 控制器。 Control 控制器是通過時鐘的個數(shù)來控制 FIFO 的輸出的。 其封裝圖如圖 45 所示： 圖 45 3 3 模板生成模塊封裝圖 中值濾波模塊 (1) 雙進雙出的 8 位 2 進制數(shù)值比較器的實現(xiàn) 要構(gòu)建中值濾波模塊，首先需要一個雙進雙出的 8 位 2 進制數(shù)值比較器，由于在QuartusⅡ的器件庫里面沒有完全符合條件的器件，所以需要自己用硬件語言來編寫一個這樣的器件，其硬件描述語言如下： library ieee。 use 。 entity bijiaoqi is port( a,b:in std_logic_vector(7 downto 0)。 西南科技大學本科生畢業(yè)論文 21 q1,q2:out std_logic_vector(7 downto 0))。 end bijiaoqi 。 architecture one of bijiaoqi is begin process(a,b) begin if (a=b) then q1=a。q2=b。 else q1=b。q2=a。 end if。 end process。 end architecture one。 由硬件描述語言建立的器件如圖 (46)所示： 圖 46 雙 進雙出 8 位 2 進制數(shù)值比較器 圖 (46)中： a[7..0]和 b[7..0]表示兩個輸入的 8 位 2 進制數(shù)， q1[7..0]和 q2[7..0]表示輸出的兩個數(shù)，如果 a[7..0]大于等于 b[7..0]，那么 a[7..0]就從 q1[7..0]輸出，否則 b[7..0]就從 q1[7..0]輸出。所以說 q1[7..0]是輸出大的一個數(shù)，而 q2[7..0]則是輸出小的一個數(shù)。經(jīng)過對器件的驗證，證明其達到了預(yù)期的目的。 (2)中值選取的硬件實現(xiàn) 構(gòu)建起了 8 位 2 進制數(shù)值比較器后，就需要用這個 8 位 2 進制數(shù)值比較器來實現(xiàn)9 個數(shù)的比較并排序了，也就是中值濾波模塊了。中值濾波模塊的可以分為兩部分，首先是選取 9 個數(shù)的中值，然后在將這個中值賦給中心點，取代中心點原來的值來實現(xiàn)中值濾波。而這我則主要介紹中值的選取。中值選取的框圖如圖 (47)所示： A[7..0] B[7..0] Q1[7..0] Q2[7..0] 西南科技大學本科生畢業(yè)論文 22 圖 47 中值選取的原理圖 西南科技大學本科生畢業(yè)論文 23 中值濾波模塊的基本原理是對 3 3 模板中的圖像的灰度值進行排序，然后按照數(shù)據(jù)的大小依次排序為 q1[7..0]、 q2[7..0]、 … 、 q9[7..0]。圖中的 c 代表的是 8 位 2 進制數(shù)值比較器。 從 3 3 模板模塊出來的 9 個數(shù)從最左端輸入到本模塊，先經(jīng)過 cc c c4 的比較，通過移位功能，把相對較小的數(shù)放到下邊的運算單元，較大的數(shù)放到上邊的運算單元，例如輸入到 c11 的 兩個數(shù)經(jīng)過比較以后，把較小的數(shù)送到 c21，把較大的數(shù)送給 c22，其他的單元依此類推。而圖中有的比較器雖然只有 1 個輸入，但這并不影響其功能，因為當只有一個輸入的時候，比較器會將沒有輸入的一端默認為 0，再進行比較，而數(shù)據(jù)的灰度值是大于等于 0 的，所以只要在只有 1 個數(shù)據(jù)輸入的比較器的地方注意其輸出只能是 q1[7..0]，即大的一端輸出就 可以了。由于首先要驗證這個中值濾波模塊是否達到了排序的功能，所以要將 9 個數(shù)經(jīng)過 12 級比較以后，通過功能仿真來查看結(jié)果，看是否達到了排序功能。結(jié)果顯示是按要求實現(xiàn)了 9 個數(shù)的排序功能，由于我們只是要 9 個數(shù)的中值，即只要求輸出 q5[7..0]，所以其他的輸出就可以省略。然后再用輸出的值代替原來中心點的值，這樣就實現(xiàn)了圖像的中值濾波了。 西南科技大學本科生畢業(yè)論文 24 第 5 章 系統(tǒng)建立及在 SOPC 中的模塊搭建 系統(tǒng)的設(shè)計 對于 SOPC 的硬件設(shè)計，首先我們應(yīng)該規(guī)劃出實現(xiàn)設(shè)計的硬件框圖，這樣才能初步確立實現(xiàn)的方案，明確 在以后的時間里自己所需要學習的東西和需要做的器件。整個系統(tǒng)實現(xiàn)的流程如圖 51 所示： 圖 51 系統(tǒng)硬件框圖 在圖 51 中，我們可以看出，由于現(xiàn)在的圖像的格式多種多樣，所以需要在對圖像進行處理之前首先需要將圖像的格式進行轉(zhuǎn)換，這樣就能減少很多繁瑣的步驟，就不需要針對各種圖像格式進行處理了，然后再將轉(zhuǎn)換后的圖像信息進行存儲，將存儲的信息再傳送給 Sopc 片上系統(tǒng)進行處理，處理完后的信息再進行存儲，接著再將處理的信息進行格式轉(zhuǎn)化，最后圖像輸出就得到了我們經(jīng)過處理過的圖像了，這樣就完成了此次的設(shè)計。 系 統(tǒng)的實現(xiàn) 對系統(tǒng)的大概規(guī)劃好后，然后就是對 SOPC 片上系統(tǒng)進行設(shè)計了。要對 SOPC 片上系統(tǒng)進行設(shè)計。要進行設(shè)計，首先要對 SOPC Builder 了解，然后才能用 SOPC Builder建立起一個 SOPC 系統(tǒng)模塊。在這之前除了要知道如何使用 SOPC Builder 之外，還要對 SOPC Builder 中的組件有所了解。所以在這先介紹些主要組件。 組件的選擇 (1)并行輸入輸出 PIO 并行輸入輸出（ PIO）提供 Avalon 從端口和通用 I/O 端口之間的寄存器映射借口。I/O 端口既可以與片內(nèi)邏輯連接，又 可以與 FPGA 的外圍器件連接。我們可以利用 PIO完成以下任務(wù)： ① 控制 LED； 圖像輸入 格式轉(zhuǎn)換 Sopc 片上系統(tǒng) 緩存 緩存 格式轉(zhuǎn)換 圖像輸出 西南科技大學本科生畢業(yè)論文 25 ② 從開關(guān)或鍵盤輸入采集數(shù)據(jù)； ③ 控制顯示設(shè)備； ④ 與片外器件通信。 沒給 PIO 最多可提供 32 個 I/O 端口。智能主機（如微處理器）可以通過讀 /寫寄存器映射的 Avalon 接口來控制 PIO。在主機的控制下， PIO 從輸入端口捕獲數(shù)據(jù)并驅(qū)動數(shù)據(jù)到傳輸端口。當 PIO 端口直接與 I/O 端口連接時，主機可以通過寫 PIO 控制寄存器讓引腳成三態(tài)。 當集成到 SOPC Builder 系統(tǒng)時， PIO 具有兩個擁護可見的特征： ① 1～ 32 個 I/O 端口； ② 4 個寄存器映射。 (2)JTAG UART SOPC Builder 中提供 JTAG 串行異步收發(fā)器的 IP 核，實現(xiàn)基于 FPGA 的嵌入式系統(tǒng)與主機之間的串行符號流通信。在許多系統(tǒng)設(shè)計中， JTAG UART 可以完全取代RS232 串口來實現(xiàn)系統(tǒng)與主機之間的通信。 SOPC Builder 中所提供的 JTAG UART的 IP 核只有簡單的寄存器映射，對嵌入式軟件程序員隱藏了起復(fù)雜性。 Avalon 主外設(shè) (如 NiosⅡ處理器 )通過訪問 JTAG 接口的控制寄存器和數(shù)據(jù)寄存器來完成通信。 JTAG UART 核使用 FPGA 內(nèi)嵌的 JTAG 電路，主機可 以通過 FPGA 上的 JTAG引腳來訪問 JTAG 電路。主機可以通過下載電纜 (如 USBBlaster)連接到 FPGA 上。對于 NiosⅡ處理器， JTAG UART 的 IP 核在 HAL 系統(tǒng)庫中提供器件驅(qū)動，允許軟件通過 ANSI C 標準庫程序來訪問 JTAG UART；對于主機， Altera 提供 JTAG 終端軟件來管理 JTAG 連接，對 JTAG 數(shù)據(jù)流進行解碼，并在顯示設(shè)備上顯示字符。 圖 52 所示為 JTAG UART 核以及它與 FPGA 內(nèi)部的 JTAG 電路連接的框圖。 西南科技大學本科生畢業(yè)論文 26 圖 52 JTAG UART 核框圖 ① Avalon 從端口與寄存器 JTAG UART 核提供訪問 FPGA 內(nèi)部 JTAG 電路的 Avalon 從端口。 JTAG UART核接口的用戶可見部分為 data 和 control 兩個 32 位寄存器，通過 Avalon 從端口可以訪問這兩個寄存器， Avalon 主外設(shè)通過訪問這兩個寄存器來控制 JTAG UART，并利用 JTAG 連接來傳輸數(shù)據(jù)。 JTAG UART 以 8 bite 為一個數(shù)據(jù)單元，每次對一個數(shù)據(jù)單元進行操作。 JTAG UART 核提供一個高電平有效的中斷輸出信號，在數(shù)據(jù)可讀或?qū)?FIFO 可用 時， JTAG UART 可以請求中斷。 ② 讀 /寫 FIFO JTAG UART 提供雙向的 FIFO 來改善 JTAG 連接的帶寬。 FIFO 的深度根據(jù) FPGA片內(nèi)可用的存儲單元來確定。 FIFO 可用存儲器或寄存器來構(gòu)建，這樣就允許用戶在必要的情況下犧牲邏輯資源來換取存儲資源。 ③ JTAG 接口 T D I T DO T I MS T R S T T DK JTAG UART 核 IRQ JTAG 控制器 JTAG HUB JTAG HUB 接口 讀 FIFO 寫 FIFO 數(shù)據(jù) 控制 至片上 邏輯的 Avalon 從接口 其他使用 JTAG 接口的結(jié)點 (如另一個 JTAG UART) 向用戶主機的 JTAG 接口 西南科技大學本科生畢業(yè)論文 27 FPGA 包含內(nèi)嵌的 JTAG 控制電路，從而將器件的 JTAG 引腳與器件的內(nèi)部邏輯連接起來。 JTAG 控制器可以連接到在 FPGA 內(nèi)部實現(xiàn)用戶自定義電路，因此需要使用一個復(fù)用器。在 QuartusⅡ?qū)υO(shè)計電路的編譯過程中，分析和適配這兩個步驟會自動生 成 JTAG 復(fù)用器，無須用戶手工添加。 ④ 主機與目標系統(tǒng)之間的連接 FPGA 內(nèi)部的 JTAG 控制器和主機上下載電纜的驅(qū)動在主機與目標系統(tǒng)之間實現(xiàn)了一個簡單的數(shù)據(jù)鏈路層。 FPGA 內(nèi)部所有的結(jié)點都復(fù)用同一個 JATG 連接。主機上的 JTAG服務(wù)器軟件對 JTAG數(shù)據(jù)流進行控制和解碼，并維持 FPGA內(nèi)部結(jié)點與 JTAG電路之間的連接。 ⑤ 器件支持和工具 JTAG UART 核支持 Stratix， StratixⅡ， Cyclone 和 CycloneⅡ器件。 NiosⅡ的系統(tǒng)庫對 JTAG UATR 核提供軟件支持，而第一代的 Nios 處理器則不 支持 JTAG UATR。為了顯示主機上的字符流， JTAG UART 必須與 A1tera 提供的 JTAG 終端軟件結(jié)合起來使用。 NiosⅡ處理器通過 NiosⅡ IDE 或 NiosⅡ SDK SHELL 人來訪問 JTAG UART。 (3)EPCS 器件控制器 基于 Avalon 總線的 EPCS 器件控制器允許 NiosⅡ系統(tǒng)訪問 Altera 的 EPCS 串行配置器件。 Altera 在 SOPC Builder 中為用戶提供了 EPCS 器件控制核，用戶可以方便地將其集成到 NiosⅡ系統(tǒng)中。 NiosⅡ IDE 中的 Flash 編程器允許用戶對 EPCS 器件進行管理和編程。 對于 NiosⅡ用戶而言， Altera 提供 EPCS 器件控制器的 HAL 驅(qū)動程序，允許用戶通過 HAL 的 API 函數(shù)對 EPCS 器件進行讀 /寫操作。因此，通過 EPCS 控制器，用戶可以進行以下操作： ① 將程序代碼存儲在 EPCS 器件中。 EPCS 控制器提供一個 bootloader 程序，允許用戶將主程序存儲在 EPCS 器件中； ② 將非易失性的數(shù)據(jù)存儲在 EPCS 器件中； ③ 將 FPGA 的配置文件存儲在 EPCS 器件中。 圖 53 顯示的是在典型的系統(tǒng)配置下 EPCS 器件控制器的框圖。 西南科技大學本科生畢業(yè)論文 28 圖 53 集成 EPCS 器件控制器的 SOPC 系統(tǒng) 如圖 53 所示， EPCS 器件的存儲空間被分為兩個單獨的部分： ① FPGA 配置文件存儲器 —— 用于存放 FPGA 配置文件的區(qū)域； ② 通用存儲空間 —— 如果 FPGA 的配置文件沒有存滿整個 EPCS 器件，那么剩余空間可以開辟出來用于存儲通用數(shù)據(jù)和系統(tǒng)啟動代碼。 利用 HAL 的 Flash 器件通用模型，用戶可以通過 HAL 的 API 與訪問其他的 Flash器件一樣，訪問 EPCS 器件。 EPCS 控制器中包含 1KB 的片內(nèi)存儲器，用于存儲 bootloader 程序。用 戶可以將 NiosⅡ處理器配置為從 EPCS 控制器啟動。在這種情況下，系統(tǒng)復(fù)位后 CPU 首先執(zhí)行片內(nèi)存儲器中的 bootloader 程序， bootloader 程序?qū)?EPCS 通用存儲器中的數(shù)據(jù)拷貝到 RAM 中，然后程序的控制權(quán)就轉(zhuǎn)移到 RAM。 Altera 的 EPCS 配置器件通過專用的 FPGA 引腳與之相連，而非通用的 I/O 引腳。因此，在 SOPC Builder 系統(tǒng)的頂層文件中， EPCS 器件控制器沒有 I/O 端口。如果在開發(fā)板上 EPCS 器件與 FPGA 相連接，并使 EPCS 器件通過 AS 等模式來配置 FPGA，那么在 QuartusⅡ中編譯 SOPC Builder 系統(tǒng)時， EPCS 控制器的信號自動與 EPCS 器件相連，無須用戶手動連接。 EPCS 控制器核 NiosⅡ CPU 其它片上外設(shè) Avalon 交 換 架 構(gòu) Bootloader ROM 通用 寄存器 配置 寄存器 EPCS 串行配置器件 Altera FPGA 西南科技大學本科生畢業(yè)論文 29 如果用戶在 QuartusⅡ中對 EPCS 器件進行編程，那么 EPCS 器件中的所有的舊數(shù)據(jù)將會被擦除；如果用戶需要將 FPGA 配置文件和 NiosⅡ的程序數(shù)據(jù)一起燒錄到EPCS 器件中，就需要使用 NiosⅡ IDE 中的 Flash 編程器。 (4)FIFO 的實現(xiàn) FIFO (First In First Out) 它是一種先進先出的數(shù)據(jù)緩存器，它與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能 順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加 1 完成，不能像普通存儲器那樣可以由地址線決定讀取或?qū)懭肽硞€指定的地址。 FIFO 是一個環(huán)型數(shù)據(jù)結(jié)構(gòu)的緩沖器，用來緩沖輸入圖像信息數(shù)據(jù)。通常其數(shù)據(jù)存放結(jié)構(gòu)完全和 RAM 一致，只是存取方式有所不同。 設(shè)計中使用的 FIFO 由六個功能塊組成，它們是存儲體、寫指示器 (WR)， 讀指示器 (RD)， 滿邏輯 IFULL、空邏輯 EMPTY 和選擇邏輯 SELECT。這是一個同步的 FIFO在時鐘的上升沿作用下，當 WR=0 且 FULL=0 時， Data 的數(shù)據(jù)將壓入 FIFO 堆棧。通常， RD 指示單元的內(nèi)容放在 Q(out)的輸出數(shù)據(jù)線上，只是在 RD=0 且 EMPTY= 0 時，RP 指示器內(nèi)容才改變而指向 FIFO 的下一個單元，下一單元的內(nèi)容替換當前內(nèi)容并從 Q(out)輸出。應(yīng)注意，在任何時候只有一個數(shù)據(jù)輸出，而不像 RAM 那樣，只有在讀有效時才有數(shù)據(jù)輸出，平時為三態(tài)輸出。 下面以一個 8 位 FIFO 的輸入、輸出來具體說明 FIFO 的功能： 圖 54 8 位 FIFO 的功能說明 在圖 54 中，我們可以看