【導(dǎo)讀】差的機(jī)械式密碼鎖已是必然趨勢(shì)。電子密碼鎖與普通機(jī)械鎖相比，具有許多獨(dú)特的優(yōu)。目前使用的電子密。在實(shí)際應(yīng)用中，由于程序容易跑飛，系統(tǒng)的可靠性能較差。由于FPGA具有現(xiàn)場(chǎng)可編程功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改FPGA. 改外部電路的設(shè)計(jì)，大大提高了設(shè)計(jì)的效率。因此，采用FPGA開(kāi)發(fā)的數(shù)字系統(tǒng)，不。僅具有很高的工作可靠性，而且升級(jí)也極其方便。子密碼鎖，并通過(guò)一片F(xiàn)PGA芯片實(shí)現(xiàn)。

　　

【正文】 c l k , c q d ’ e v e n t a n d c q d = 0 , f l a g _ n , m i m a i n = ’ 1 ’, e n l o c ke n l o c k , c l k _ 1 kk s r c l k , c q d ’ e v e n t a n d c q d = 0 , f l a g _ f s e t i n , e n l o c k , d a t a _ f e n l o c k , k _ s r c l k , k _ p o s k s r c l k r e s e t 控制模塊的 狀態(tài)圖 初始狀態(tài) ， 允許口令設(shè)置操作 ， 送入 KSRCLK 后返回 初始 狀態(tài)。解鎖狀態(tài) , 送入 ENLOCK 信號(hào)時(shí)進(jìn)人解鎖狀態(tài) , 允許三次解鎖錯(cuò)誤。錯(cuò)誤狀態(tài) , 解鎖錯(cuò)誤進(jìn)入錯(cuò)誤狀態(tài) , 判斷解鎖錯(cuò)誤次數(shù)是否達(dá)到三次進(jìn)而確 定下一狀態(tài)。錯(cuò)誤狀態(tài) , 解鎖錯(cuò)誤次數(shù)達(dá)到三次進(jìn)人 報(bào)警 狀態(tài)。開(kāi)鎖狀態(tài) ,解鎖正確即進(jìn)人開(kāi)鎖狀態(tài) 。由狀態(tài)轉(zhuǎn)換圖得到的控制模塊的 ASM 圖如 : 基于 FPGA 的電子密碼鎖設(shè)計(jì) 23 接 通 電 源初 始 狀 態(tài)數(shù) 字 鍵 輸 入D A T A _ NK S R C L KM I M A I N功 能 鍵 輸 入D A T A _ FF L A G _ F錯(cuò) 誤 狀 態(tài)報(bào) 警 狀 態(tài)萬(wàn) 能 密 碼, C Q D ’ E V E N TA N D C Q D = 0D A T A _ F = ” 0 1 0 0” S E T I N = 0O L D = 0A C C 不 等 于R E GA C C = R E GF L A G _ ND A T A _ F = ” 0 00 1 ”Y E SN OY E S Y E SY E S解 鎖 狀 態(tài)E N L O C KY E SN ON ON ON OA C C = 1 0 0 1 1 0 01 1 0 0 1 1 0 0 1 S E T I N設(shè) 置 、 清 楚密 碼Y E SN O 圖 控制模塊的 ASM 圖 的實(shí)現(xiàn) 生成符號(hào)圖 dat a_n[ 3. .0]dat a_f [3. .0]f lag_nf lag_fk s rc lkm im ains et inoldenloc kdat a_bc d[ 15. .0]c trlins t 基于 FPGA 的電子密碼鎖設(shè)計(jì) 24 圖 控制模塊電路符號(hào)圖 模塊外部信號(hào)端口： data_n：數(shù)字輸入端口 ，用于提供數(shù)字輸入信號(hào)。 data_f：功能輸入端口 ，用于提供功能輸入信號(hào)。 flag_n：數(shù)字輸入標(biāo)志 ，用于識(shí)別數(shù)字是否輸入。 flag_f：功能輸入標(biāo)志 ，用于 識(shí)別功能是否輸入。 ksrclk:鍵盤(pán)輸入采樣時(shí)鐘 ，用于提供鍵盤(pán)輸入的采樣時(shí)鐘。 enlock：密碼鎖控制信號(hào)輸出端口 ，提供密碼鎖控制信號(hào)輸出。 data_bcd：按鍵顯示輸出端口 ，用于提供按鍵顯示輸出信號(hào)。 mimain:密碼輸入標(biāo)志 ，用于提供密碼輸入信號(hào)。 setin:密碼設(shè)定標(biāo)志 ，提供密碼設(shè)置信號(hào)。 old:舊密碼設(shè)置標(biāo)志 ，提供舊密碼設(shè)置標(biāo)志。 模塊內(nèi)部信號(hào)： acc：暫存鍵盤(pán)輸入信息 reg：密碼存儲(chǔ)位置 電子密碼鎖顯示模塊 數(shù)字 顯示主要由 LED數(shù)碼管實(shí)現(xiàn)。 LED可單獨(dú)使用，也可組裝 成分段式或點(diǎn)陣式LED顯示器件。分段式顯示器由 7條線(xiàn)段圍成 8型，每一段包含一個(gè)發(fā)光二極管，外加正向電壓時(shí)二極管導(dǎo)通，發(fā)出清晰的光，有紅、黃、綠等色。可以按照相關(guān)的規(guī)律控制各個(gè)發(fā)光段的亮、滅，這樣就能達(dá)到顯示各種字形或者符號(hào)的目的。 圖 左邊右邊是共陰式和共陽(yáng)式 LED數(shù)碼管的原理圖，以及共陰式的連接法和驅(qū)動(dòng)原理。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 25 圖 七段數(shù)碼管電路圖 BCD 七段譯碼器的輸入時(shí)一位 BCD 碼 （以 D、 C、 B、 A 表示） ，輸出是數(shù)碼管各段的驅(qū)動(dòng)信號(hào) （以 Fa~Fg 表示） ，也稱(chēng) 4——7 譯碼器。若用它驅(qū)動(dòng)共陰極 LED 數(shù)碼管，則輸出應(yīng)為高有效，即輸出高 1 時(shí)，相應(yīng)顯示段發(fā)光。 例如，當(dāng)輸入 8421 碼DCBA=0100 時(shí)，應(yīng)顯示 4，即要求同時(shí)點(diǎn)亮 b、 c、 f、 g 段，熄滅 a、 d、 e 段，故譯碼器的輸出應(yīng)為 Fa~Fg=0110011，這也是一組代碼，常稱(chēng)為段碼。同理，根據(jù)組成 0~9這 10 個(gè)字形的要求可以列出 8421BCD 七段譯碼器的真值表，見(jiàn)表 。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 26 表 七段譯碼器真值表 主要 程序設(shè)計(jì)如下： CASE DATA_BCD IS WHEN 0000 =DOUT7= 0111111。 WHEN 0001 =DOUT7= 0000110。 WHEN 0010 =DOUT7= 1011011。 WHEN 0011 =DOUT7= 1001111。 WHEN 0100 =DOUT7= 1100110。 WHEN 0101 =DOUT7= 1101101。 WHEN 0110 =DOUT7= 1111101。 WHEN 0111 =DOUT7= 0000111。 WHEN 1000 =DOUT7= 1111111。 WHEN 1001 =DOUT7= 1101111。 WHEN OTHERS =DOUT7= 0000000。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 27 的實(shí)現(xiàn) 生成電路符號(hào)圖 ： dat a_bc d[ 3. .0] dout 7[ 6. .0]ymins t 圖 譯碼顯示電路符號(hào)圖 模塊外部信號(hào)端口： data_bcd：密碼信號(hào)輸入端口 ，提供密碼信號(hào)輸入。 dout7：密碼鎖狀 態(tài)信號(hào)顯示燈 ，提供狀態(tài)顯示信號(hào)。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 28 5 系統(tǒng)仿真 系統(tǒng)的有關(guān)編譯與仿真 在計(jì)算機(jī)輔助電子系統(tǒng)設(shè)計(jì)出現(xiàn)以前，人們一直采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來(lái)設(shè)計(jì)系統(tǒng)的硬件。這種硬件設(shè)計(jì)方法的主要特點(diǎn)是：（ 1）采用自底向上的設(shè)計(jì)方法；（ 2）采用通用的邏輯器件；（ 3）在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試；（ 4）主要設(shè)計(jì)文件是電原理圖。傳統(tǒng)的硬件電路設(shè)計(jì)方法已經(jīng)沿用幾十年，是目前廣大電子工程師所熟悉和掌握的一種方法。 隨著電子技術(shù)和計(jì)算機(jī)的飛速發(fā)展，一種嶄新的、采用硬件描述語(yǔ)言的硬件電路設(shè)計(jì)方法已經(jīng)興起。 EDA(電子設(shè)計(jì)自動(dòng)化 )技術(shù) 是 90 年代電子設(shè)計(jì)的最新技術(shù)，能使電子系統(tǒng)設(shè)計(jì)人員在計(jì)算機(jī)上完成電路的設(shè)計(jì)、分析、仿真、指標(biāo)測(cè)試，直到印刷電路板的自動(dòng)化設(shè)計(jì)，它的出現(xiàn)給硬件電路設(shè)計(jì)帶來(lái)一次重大的變革。利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：（ 1）用軟件的方式設(shè)計(jì)硬件；（ 2）用軟件的方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的；（ 3）設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；（ 4）系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)升級(jí)；（ 5）整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 本節(jié)主要是闡 述設(shè)計(jì)在 Quartus 軟件中實(shí)現(xiàn)編譯與仿真。 在 Quartus 在輸入源程序后，我們需要建立一個(gè)工程，在工程中我們要把設(shè)計(jì)文件加入工程中；然后選擇仿真器和綜合器類(lèi)型值得注意的是如果選擇默認(rèn)的“NONE”,表示選擇 Quartus II 軟件中自帶的仿真器和綜合器，結(jié)合自己的設(shè)計(jì)，在此我選擇默認(rèn)項(xiàng) “NONE”；最后選擇目標(biāo)芯片。在 “Family”欄選擇芯片系列，在此我選擇 “Cyclone II”系列再選擇此系列的具體芯片 EP2C35F484C6。 工程建立以后，可以進(jìn)行源程序的編譯。選擇 “Processing”Start Compilation,啟動(dòng)全程編譯。 去 抖模塊的仿真 圖 為鍵盤(pán)輸入防抖電路的仿真結(jié)果圖，由圖上可以看出，原來(lái)的彈跳現(xiàn)象經(jīng)過(guò)防抖電路處理后已經(jīng)清除了， 基于 FPGA 的電子密碼鎖設(shè)計(jì) 29 圖 鍵盤(pán)輸入防抖電路的仿真結(jié)果圖 由圖中可以看出，鍵盤(pán)掃描出的信號(hào)彈跳現(xiàn)象 可以 得到改善。 密碼鎖輸入電路的仿真 電路原理圖 5. 2：V C Cc lk _1k IN P U TV C Ck ey _in[ 2. . 0] IN P U Td a t a _ n [ 3 . . 0 ]O U T P U Tda t a_ f [ 3. . 0]O U T P U Tf la g_ nO U T P U Tf la g _ fO U T P U Tk s rc lkO U T P U Tk s c an [ 3. . 0]O U T P U Tk po s [ 1. . 0]O U T P U Tc lk _1 kk ey _i n[ 2. . 0]da t a_ n[ 3. . 0]da t a_ f [ 3. . 0]f la g_ nf la g_ fk s rc lkk s c an [ 3. . 0]k po s [ 1. . 0]m m s rin s t 1圖 5. 2 密碼輸入電路原理圖 圖 為密碼鎖輸入電路的仿真結(jié)果圖，圖中的輸出信號(hào) kscan，是為便于仿真時(shí)觀察中間結(jié)果而增加的觀測(cè)點(diǎn)的輸出。 圖 密碼鎖輸 入電路仿真結(jié)果圖 輸入信號(hào) KEY_IN[2..0]依序依 011－ 101－ 110－ 011－ 101 的順序周期性循環(huán)，對(duì)鍵盤(pán)進(jìn)行掃描。如有按鍵發(fā)生，鍵盤(pán)掃描輸出信號(hào) CLK_SCAN 做出反應(yīng)。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 30 密碼鎖控制電路的仿真 電路原理圖 ：V C Cd a t a _ n [ 3 . . 0 ] IN P U TV C Cd a t a _ f [ 3 . . 0 ] IN P U TV C Cf la g _ n IN P U TV C Cf la g _ f IN P U TV C Ck s rc lk IN P U Tm im ainO U T P U Ts et inO U T P U ToldO U T P U Tenl oc kO U T P U Tdat a_bc d[ 15. . 0]O U T P U Tda t a_ n[ 3. . 0]da t a_ f [ 3. . 0]f la g_ nf la g_ fk s rc lkm im ai ns et inol den lo c kda t a_ bc d[ 15 . . 0]c t rlin s t 圖 密碼鎖控制電路原理圖 圖 是密碼鎖控制電路仿真結(jié)果圖。 圖 密碼鎖控制電路仿真結(jié)果圖 基于 FPGA 的電子密碼鎖設(shè)計(jì) 31 系統(tǒng) 整體仿真 設(shè)置新密碼部分（初始時(shí)有出廠(chǎng)時(shí)設(shè)置的密碼為 “0000”，用戶(hù)設(shè)置的新密碼為“”0622），具體仿真如圖 : 圖 密碼鎖系統(tǒng)整體電路仿真結(jié)果圖 上 鎖部分（按下 “*11” 時(shí)表示上鎖，設(shè)置完畢后上鎖鍵 ENLOCK 有效），具體仿真如圖 ： 圖 密碼鎖系統(tǒng)整體電路仿真結(jié)果圖 (二 ) 基于 FPGA 的電子密碼鎖設(shè)計(jì) 32 數(shù)碼管 譯碼器仿真 電路原理圖 ： d a t a _ b c d [ 3 . . 0 ] d o u t 7 [ 6 . . 0 ]ymin s tV C Cda t a_ bc d[ 3. . 0]IN P U T d o u t 7 [ 6 . . 0 ]O U T P U T 圖 密碼鎖顯示電路原理圖 A 為 4 位輸入，為 BCD 碼格式，通過(guò)譯碼電路，輸出 7 位譯碼，在 LED 數(shù)碼管上顯示相應(yīng)的數(shù)字信息。仿真圖如 ： 圖 密碼鎖顯示電路仿真結(jié)果圖 基于 FPGA 的電子密碼鎖設(shè)計(jì) 33 6 .結(jié)束語(yǔ) 本系統(tǒng)是基于 FPGA 來(lái)完成的，用現(xiàn)有資源 PC 機(jī)、便攜式 EDA/SOPC/DSP 實(shí)驗(yàn)系統(tǒng) , Quartus II 開(kāi)發(fā)系 統(tǒng)來(lái)完成。本系統(tǒng)經(jīng)過(guò)詳細(xì)設(shè)計(jì)，代碼編譯仿真等，實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的電子密碼鎖。設(shè)計(jì)的重點(diǎn)在于控制模塊的設(shè)計(jì)，因?yàn)榇四K是整個(gè)系統(tǒng)的核心， 因此在這個(gè)模塊中花的時(shí)間也是最多的，在整體仿真中，能從仿真圖上看到功能的具體實(shí)現(xiàn)，但是仿真圖不能完全仿真顯示完所有的仿真結(jié)果，這個(gè)問(wèn)題一直是比較困惑的，考慮許久，判定是時(shí)鐘信號(hào)給的不夠多造成后面無(wú)法完全顯示完