【文章內(nèi)容簡介】 個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。通過這次課程設計，我進一步熟悉了Verilog HDL語言的結構，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設計，培養(yǎng)了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。在此次實訓的過程中，我了解到了要加強培養(yǎng)動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們?nèi)绾芜\用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現(xiàn)其價值！有些東西以為學會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認為只有到真正會用的時候才是真的學會了。本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。第四篇：EDA實訓報告《EDA技術及其應用》實 訓 報 告班 級 08級電子信息工程技術2班 姓 名 學 號指導教師2010年 5 月 26 日 鄭州信息科技職業(yè)學院 機械電子工程系目錄一、實訓名稱????????????????3二、實訓目的????????????????3三、實訓器材、場地?????????????3四、設計思想????????????????3五、設計任務與要求、設計源程序與模塊????3設計任務????????????????3 設計要求????????????????4 設計源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實訓方法????????????????16七、實訓心得體會??????????????16一、實訓名稱：百年歷的設計與制作二、實訓目的：掌握VHDL設計數(shù)字系統(tǒng)的應用。掌握宏功能模塊的應用。掌握系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器的應用。明確設計任務和要求，了解EDA技術的基本應用過程及領域。理解百年歷的設計原理及分析方法。三、實訓器材與場地：EDA實驗箱、計算機，EDA實驗室四、設計思路：先設計“秒”、“分”、“時”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時鐘走動的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。五、設計任務與要求、設計原理與模塊設計任務：用VHDL語言設計“秒鐘”即六十進制計數(shù)器。用VHDL語言設計“分鐘” 即六十進制計數(shù)器。用VHDL語言設計“時鐘” 即二十四進制計數(shù)器。用VHDL語言設計“日”系統(tǒng)。用VHDL語言設計“月”系統(tǒng)。用VHDL語言設計“年”系統(tǒng)。用VHDL語言設計“選擇”系統(tǒng)。用VHDL語言設計“調(diào)整”系統(tǒng)。調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來即百年歷系統(tǒng)。設計要求：在現(xiàn)實生活中，年份有平閏之分，當平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設計“年、月、日”系統(tǒng)時必須考慮它們之間的關系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。在現(xiàn)實生活中，日期和時間在不同的地方時間不同，故需設計一個“調(diào)整”系統(tǒng)用來調(diào)整日期及時間。設計源程序及其生成的模塊：六十進制計數(shù)器源程序及其模塊library ieee。use 。use 。entity t60 is port(clk:in std_logic。m1:out std_logic_vector(3 downto 0)。m2:out std_logic_vector(3 downto 0)。cout:out std_logic)。end t60。architecture behav of t60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。begin if clk39。event and clk=39。139。 then cq1:=cq1+1。if cq19 then cq1:=“0000”。cq2:=cq2+1。end if。if cq2=5 and cq1=9 then cq2:=“0000”。cq1:=“0000”。coutend if。end if。m1二十四進制計數(shù)器源程序及其模塊library ieee。use 。use 。entity t24 is port(clk:in std_logic。q1:out std_logic_vector(3 downto 0)。q2:out std_logic_vector(3 downto 0)。cout:out std_logic