eda實(shí)訓(xùn)課學(xué)習(xí)體會(huì)樣例5(編輯修改稿)
2024-11-18 22:19 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過(guò)程中，我們雖然碰到了很多困難和問(wèn)題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無(wú)法解決的困難與問(wèn)題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問(wèn)題的根源，才能解決問(wèn)題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過(guò)這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。在此次實(shí)訓(xùn)的過(guò)程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問(wèn)題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過(guò)應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問(wèn)設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。第四篇：EDA實(shí)訓(xùn)報(bào)告《EDA技術(shù)及其應(yīng)用》實(shí) 訓(xùn) 報(bào) 告班 級(jí) 08級(jí)電子信息工程技術(shù)2班 姓 名 學(xué) 號(hào)指導(dǎo)教師2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系目錄一、實(shí)訓(xùn)名稱????????????????3二、實(shí)訓(xùn)目的????????????????3三、實(shí)訓(xùn)器材、場(chǎng)地?????????????3四、設(shè)計(jì)思想????????????????3五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)源程序與模塊????3設(shè)計(jì)任務(wù)????????????????3 設(shè)計(jì)要求????????????????4 設(shè)計(jì)源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實(shí)訓(xùn)方法????????????????16七、實(shí)訓(xùn)心得體會(huì)??????????????16一、實(shí)訓(xùn)名稱：百年歷的設(shè)計(jì)與制作二、實(shí)訓(xùn)目的：掌握VHDL設(shè)計(jì)數(shù)字系統(tǒng)的應(yīng)用。掌握宏功能模塊的應(yīng)用。掌握系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器的應(yīng)用。明確設(shè)計(jì)任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過(guò)程及領(lǐng)域。理解百年歷的設(shè)計(jì)原理及分析方法。三、實(shí)訓(xùn)器材與場(chǎng)地：EDA實(shí)驗(yàn)箱、計(jì)算機(jī)，EDA實(shí)驗(yàn)室四、設(shè)計(jì)思路：先設(shè)計(jì)“秒”、“分”、“時(shí)”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時(shí)鐘走動(dòng)的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)原理與模塊設(shè)計(jì)任務(wù)：用VHDL語(yǔ)言設(shè)計(jì)“秒鐘”即六十進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“分鐘” 即六十進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“時(shí)鐘” 即二十四進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“日”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“月”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“年”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“選擇”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“調(diào)整”系統(tǒng)。調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來(lái)即百年歷系統(tǒng)。設(shè)計(jì)要求：在現(xiàn)實(shí)生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設(shè)計(jì)“年、月、日”系統(tǒng)時(shí)必須考慮它們之間的關(guān)系，由于手中的EDA實(shí)驗(yàn)箱上的數(shù)碼管不足，必須設(shè)計(jì)一個(gè)“選擇”系統(tǒng)，讓“年月日時(shí)分秒”分成兩屏顯示。在現(xiàn)實(shí)生活中，日期和時(shí)間在不同的地方時(shí)間不同，故需設(shè)計(jì)一個(gè)“調(diào)整”系統(tǒng)用來(lái)調(diào)整日期及時(shí)間。設(shè)計(jì)源程序及其生成的模塊：六十進(jìn)制計(jì)數(shù)器源程序及其模塊library ieee。use 。use 。entity t60 is port(clk:in std_logic。m1:out std_logic_vector(3 downto 0)。m2:out std_logic_vector(3 downto 0)。cout:out std_logic)。end t60。architecture behav of t60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。begin if clk39。event and clk=39。139。 then cq1:=cq1+1。if cq19 then cq1:=“0000”。cq2:=cq2+1。end if。if cq2=5 and cq1=9 then cq2:=“0000”。cq1:=“0000”。coutend if。end if。m1二十四進(jìn)制計(jì)數(shù)器源程序及其模塊library ieee。use 。use 。entity t24 is port(clk:in std_logic。q1:out std_logic_vector(3 downto 0)。q2:out std_logic_vector(3 downto 0)。cout:out std_logic
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