【文章內(nèi)容簡介】 31 1B 21 4 5B 12B 0 Y d Y c9 1 2 Vcc1 L S 1 5 7Ia38Ia 264Ia 12Ia0Ya 3Ya 2Ya1Ya 012141618GND10Ib 311Ib21316Ib 117Ib 0Yb3Vn 2Yb 1Yb09753Vcc 120輸入244A 35A 26 7A 18A 0I /0 4I /0 3I /0 2I /0 11 3 1 1 1 0 9GND1 2A 71A 62 3A 54A 4I /0 8I /0 7I /0 6I /0 51 7 1 6 1 5 1 4Vcc2 02 8 1 6Ia 38Ia 264Ia12Ia 0Ya3Ya2Ya 1Ya012141618GND10Ib311Ib 21316Ib 117Ib0Yb 3Vn2Yb1Yb 09753Vcc 120輸入244A 35A 26 7A 18A 0I /0 4I /0 3I /0 2I /0 11 3 1 1 1 0 9GND1 2A 71A 62 3A 54A 4I /0 8I /0 7I /0 6I /0 51 7 1 6 1 5 1 4Vcc2 02 8 1 6A 31 0A 21 3 6A 13A 0 Y b Y a 7 4GND8 B 31 1B 21 4 5B 12B 0 Y d Y c9 1 2 Vcc11 6L S 1 5 7D 25D 367PE8GNDQ 3Q 3C PO E1 21 11 09GND M R1D s23D 04D 1VcvQ 0Q 1Q 21 61 51 41 3 3 9 5A 31 0A 21 3 6A 13A 0 Y b Y a 7 4GND8 B 31 1B 21 4 5B 12B 0 Y d Y c9 1 2 Vcc1 L S 1 5 74 D83 D7 42 D21 D4 Q 3 Q 2 Q 1 Q9 8 5 2GND1 08 D1 87 D1 7 1 46 D1 35 D8 Q 7 Q 6 Q 5 Q1 9 1 6 1 5 1 2Vcc 3 7 3輸入主存內(nèi)容amp。000?amp。000?amp。000?B 31 8B 22 0 2 3B 12B 0 F 1 F 0 1 0 9M1 2 A 31 9A 22 1 2 3A 12A 0 F 3 F 21 3 1 1 Vcc12 4A L U 1 8 1amp。000?amp。000?T 4T 3T 2MT 4T 4T 4結 果 顯 示 燈開 關 圖 系統(tǒng)總框架引腳圖 運算通路實現(xiàn) 運算器部分電路是 采用硬件連線實現(xiàn)的，但是原價努力圖還是用 Quartus 設計的，并且為了檢驗其正確性，也進行了仿真 .設計圖如 所示： 圖 運算器電路的圖 存儲器部 分實現(xiàn) 此部分通路中，主要為一片 6116 做主存，其 IO 輸出數(shù)據(jù)通過一片 373 緩沖然后經(jīng)過一片 157選擇高四位 送給作為寄存器的 395 芯片，然后送入作為控存的 2816 芯片中，低四位作為數(shù)據(jù)地址傳回內(nèi)存 ,讀取操作數(shù)。如圖 所示 圖 存儲器電路引腳圖 選擇電路的實現(xiàn) 采用了 157 芯片作為選擇控制，從 161 芯片或者是作為 IR 的 373 芯片的兩個輸出中選擇一個作為其輸出。如圖 所示 圖 選擇通路電路引腳圖 時序電路的實現(xiàn) 根據(jù)具體的控制信號得出的時序電路 圖，用 16 個控制點與節(jié)拍信號作為輸入，通過各種邏輯門實現(xiàn)邏輯運算，最后將其輸出作為控制開關的信號來實現(xiàn)各條指令。如圖 所示 圖 時序電路圖 軟件實現(xiàn) 機器指令系統(tǒng)實現(xiàn) 本次指令設計格式遵循常見指令格式設計原則，機器指令共占 8位，其中高四位為操作碼 OP，低四位為操作數(shù)地址 ADDR 指令尋址方式設計 ? 順序?qū)ぶ罚焊鶕?jù) PC（ 74LS161）計數(shù)器自動增 1，順序讀取下一條指令； ? 跳躍尋址：根據(jù) PC（ 74LS161）的 PCSET 功能，依照跳躍指令內(nèi)容往計 數(shù)器中預置打入數(shù)據(jù) ，從而跳轉(zhuǎn)到相應地址。 操作數(shù)尋址方式設計 ? 寄存器尋址：利用 AC（ 74LS373）寄存器進行尋址； ? 直接尋址：根據(jù)指令中的 ADDR 所指向的地址得到主存相應數(shù)據(jù)； ? 隱含尋址：利用 AC（ 74LS373）寄存器，對于需要雙操作數(shù)的機器指令只提供一個操作數(shù)，另一操作數(shù)隱含在 AC 中。 1指令格式 本次指令設計格式遵循常見指令格式設計原則，機器指令共占 8 位，其中高四位為操作碼 OP，低四位為操作數(shù)地址 ADDR，見表 描述： 7—— 4 位 3—— 0位 OP ADDR 表 系統(tǒng)指令格式 指令格式 編碼及其格式說明如表 所示： 指令全稱 指令地址 指令功能 LOAD ADDR 0001 取操作數(shù)指令，將 ADDR 所指向的內(nèi)存單元中的操作數(shù)取出，然后打入 AC 中 STORE ADDR 0010 回存指令，將計算結果回存打入地址 ADDR 所指向的內(nèi)存單元 MM 中 JMP ADDR 0011 跳轉(zhuǎn)指令，使程序跳轉(zhuǎn)到地址 ADDR 所指向的單元，然后讀取下一條指令（依賴 PC） ADD ADDR 0100 加法指令，實現(xiàn)（ AC）加（ ADDR），且將結果打入 AC SUB ADDR 0101 減法指令，實現(xiàn)（ AC）減（ ADDR），且將結果打入 AC AND ADDR 0110 與指令，實現(xiàn)（ AC） amp。（ ADDR），且將結果打入AC OR ADDR 0111 或指令，實現(xiàn)（ AC） amp。（ ADDR），且將結果打入AC NOT ADDR 1000 取反指令，實現(xiàn)，且將結果打入 AC NOT 1001 取反指令，實現(xiàn)，且將結果打入 AC A 異或 B 1010 異或指令，實現(xiàn)（ AC）異或 （ ADDR）， 且將結果打入 AC A加 A 1011 乘 2 指令，實現(xiàn)（ AC）加（ AC），且將結果打入 AC END 1100 結束指令，程序終止運行 表 指令格式說明表 指令周期流程圖如下圖 所恨死 圖 指令流程圖 具體的指令流程 LOAD 指令，如圖 所示 LOAD 指令流程圖 RD BUS→ bus LDAC μ AR 清零 PC→ MM RD、 LDIR。 IRA→μ AR 開始 PC+1→ PC IRB→ MM 取指公操作 M1 M2 STORE 指令，如圖 所示 圖 STORE 指令流程圖 M1 μ AR 清零 PC→ MM RD、 LDIR。 IRA→μ AR 開始 PC+1→ PC IRB→ MM 傳數(shù) A LDDR2 bus→ BUS WR 取指公操作 M2 JMP 指令如圖 所示 圖 JMP 指令流程圖 μ AR清零 PC→ MM RD、 LDIR IRA→μ AR 開始 PC+1→ PC IRB→ PC 取指公操作 M1 M2 END 指令如圖 所示 圖 END 指令流程圖 ADD 指令如圖 所示 注：所有的雙操作數(shù)運算指令均和 ADD 相同 M2 μ AR清零 PC→ MM RD、 LDIR。 IRA→μ AR 開始 PC+1→ PC STOP 停止 M1 圖 ADD 指令流程圖 M1 LDAC μ AR 清零 PC→ MM RD、 LDIR。 IRA→μ AR 開始 PC+1→ PC IRB→ MM RD BUS→ bus LDDR1 ADD LDDR2 取指公操作 M2 NOT （ A）指令如圖 所示 注：所有單操作數(shù)指令均同此，如 A 加 A 圖 NOT(A) 指令流程圖 M2 μ AR清零 PC→ MM RD、 LDIR。 IRA→μ AR 開始 PC+1→ PC NOT A LODR2 LDAC 取指公操作 M1 微 指令實現(xiàn) 控制信號選擇 ① 運算器部分：如表 所示 名稱 功能 所屬芯片 DR2_G 使能端，控制 DR2 是否為鎖狀態(tài) 74LS373 DR2_Ctrl DR2 輸出控制 74LS373 M 運算器運算控制 74LS181 S0 運算器運算控制 74LS181 S1 運算器運算控制 74LS181 S2 運算器運算控制 74LS181 S3 運算器運算控制 74LS181 AC_G 使能端，控制 AC 是否為鎖狀態(tài) 74LS373 DR1_G 使能端，控制 DR1 是否為鎖狀態(tài) 74LS373 Up_244 上行 244 輸出控制端 74LS244 Down_244 下行 244 輸出控制端 74LS373 表 運算器部分控制點選擇 ② 主、控存部分：如表 所示 名稱 功能 所屬芯片 WE 控制主存 MM 的讀寫狀態(tài) CMOS 靜態(tài) RAM 6116 IR_G 使能端，控制 IR是否為鎖狀態(tài) 74LS373 S1 控制選擇 IR的 IRA（高）或 IRB（ B） 74LS157 PC_ 控制 PC 的預置功能 74LS161 PC_CP 控制 PC 的時鐘，實現(xiàn)計數(shù)功能 74LS161 μ AR_CP 控制μ AR的時鐘，實現(xiàn)裝入數(shù)據(jù) 74LS395 μ AR_ 控制μ AR 的清零端 74LS395 表 主控存部分控制點選擇 ③ 默認部分：如表 所示 名稱 狀態(tài) 功能 所屬芯片 AC_Ctrl L（常接低） AC 輸出控制有效 74LS373 DR1_Ctrl L（常接低） DR1 輸出控制有效 74LS373 IR_Ctrl L（常接低） IR 輸出控制有效 74LS373 MM_ L（常接低） 輸出控制 6116 MM_ L（常接低） 片選有效 6116 157_