【文章內(nèi)容簡介】 28 27定時(shí)輸出26 24 23 25鬧輸出LM8361A0 A1 A2 A2 A3 A4 A5 A6 A7 A8 A9 A10 A10 A11 A12 A13 A14 A14 A15 A16 A17 A18 A19 A20 A21 A22 A23A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21 A22 A23S3 S52KΩ 2KΩ51Ω10μF S1 S2 S7S6S410μF50μFVCC 圖 34 控制電路原理圖 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 8 LM8361 是一種大規(guī)模 PMOS 集成電路，其中的施密特觸發(fā)器輸出的高、低電平隨輸入信號(hào)的電平改變，利用它的滯回特性和輸出電平轉(zhuǎn)換過程中正反饋的作用，能把其他形狀的周期性信號(hào)變換為所要求的矩形脈沖信號(hào)，達(dá)到整形目的。 時(shí)基電路中產(chǎn)生的 50/60Hz 的時(shí)基信號(hào)，通過 35 腳輸入，在 36 腳輸出時(shí) 經(jīng)過60（或 50）分頻后得到秒信號(hào)，再經(jīng)過 60 分頻后得到分信號(hào)。 如下的原理框圖： 圖 35 LM8361原理框圖 整形電路 /50（ /60） 秒計(jì)數(shù)器 鬧定時(shí)器 鬧計(jì)數(shù)器 數(shù) 字 輸 出 電 路 時(shí)計(jì)數(shù)器 分計(jì)數(shù)器 減計(jì)數(shù)器 鬧比較 放大器 鬧計(jì)數(shù)器 “時(shí)”數(shù)字顯示 “十分”數(shù)字顯示 “分”數(shù)字顯示 “十時(shí)”數(shù)字顯示 36 50/60Hz選擇 26 止鬧 24 鬧暫停 27 定時(shí)輸出 時(shí) 分 鬧 定時(shí) 30 定時(shí)顯示輸入 31 鬧顯示輸入 32 秒顯示輸入 37 空 33 慢調(diào) 34 快調(diào) 28 電壓正極 29 電壓負(fù) 極 40 PM（下午） 1 AM（ 上 午） 39 1Hz 2 38 12/24h（小時(shí)）選擇 23 公共輸出電源 35 50/60Hz輸入 25 鬧輸出 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 9 作息時(shí)間存儲(chǔ)電路設(shè)計(jì) 【 2】 一個(gè)單位的作息時(shí)間制訂之后，要求輸入到作息時(shí)間控制器中保留下來，每當(dāng)時(shí)鐘運(yùn)行到要求響鈴的時(shí)刻，電路自動(dòng)給出響鈴信號(hào)。本設(shè)計(jì)使用 RAM6264 來完成這種功能。 RAM6264： 8K 8的隨機(jī)存儲(chǔ)器，具有 13條地址線 A0～ A12，表示有 個(gè)地址單元， 8位雙向數(shù)據(jù)線 D0～ D7， 表示地址單元字長 8 位 。 6264 芯片，容量為 8K8 。其地址線有 13 條 A0～ A12， ＝ 8K 單元。再加上其他引腳總共有 28 條引腳，其中有 2 條標(biāo)注為 Nc的空引腳。把 Nc引腳分別作為地址線A13～ A14 使用，就是容量為 16K8 和 32K8 的 SRAM 存儲(chǔ)芯片 。 存儲(chǔ)器和可編程邏輯器件屬于大規(guī)模集成電路范疇。由于大規(guī)模集成電路集成度高，往往能將一個(gè)較復(fù)雜的邏輯部件或數(shù)字系統(tǒng)集成到一塊芯片上，它的應(yīng)用能有效地縮小設(shè)備體積、減輕設(shè)備重量、降低功耗、提高系統(tǒng)穩(wěn)定性和可靠性，所以大規(guī)模數(shù)字集成電路應(yīng)用得到飛速發(fā)展。 一個(gè)存儲(chǔ)器內(nèi)有許多存儲(chǔ)單元，一般按矩陣形式排列，排成 n 行和 m例。存儲(chǔ)器是以字為單位組織內(nèi)部結(jié)構(gòu) ，一個(gè)字含有若干個(gè)存儲(chǔ)單元，一個(gè)字所含位數(shù)稱為字長。實(shí)際應(yīng)用中，常以字?jǐn)?shù)乘字長表示存儲(chǔ)器容量。 RAM6264 管腳結(jié)構(gòu)顯示如下圖 36 所示： NC1A122A73A64A55A46A37A28A19A010D011D112D213GND14D315D416D517D618D719CS120A1021OE22A1123A924A825CS226WE27VCC28RAM6264 圖 36 RAM6264管腳結(jié)構(gòu)圖 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 10 A0～ A12 ：地址輸入線 D0～ D7 ： 雙向三態(tài)數(shù)據(jù)線。 CE ： 片選信號(hào)輸入線，低電平有效。 6264 的 26 腳（ CE2）為高電平，且 1CE 為低電平時(shí)才選中該片。 OE ：選通信號(hào)輸入線，低電平有效。 WE ：寫允許信號(hào)輸入線，低電平有效。 Vcc ：主電源，電壓為 5V； GND ：接地端 表 32 6264芯片的工作方式 引腳 工作方式 1CE （ 20） CE2 （ 26） OE （ 22） WE （ 27） I/O7～ I/O0 （ 11～ 1 15～ 19） 未選中 VIH 任意 任意 任意 高阻 未選中 任意 VIL 任意 任意 高 阻 輸出禁止 VIL VIH VIH VIH 高阻 讀出 VIL VIH VIL VIH DOUT 寫入 VIL VIH VIH VIL DIN 例如，一個(gè)容量為 256 4（ 256 個(gè)字，每個(gè)字有 4 個(gè)存儲(chǔ)單元）存儲(chǔ)器，共有 1024個(gè)存儲(chǔ)單元，可以排成 32行 32 列的矩陣，每四列連接到一個(gè)共同的列地址譯碼線上，組成一個(gè)字列。每行可存儲(chǔ) 8個(gè)字，每列可存儲(chǔ) 32 個(gè)字，因此需要 8 根列地址選擇線 (Y0～ Y7）、 32 根行地址選擇線 (X0～ X31)。 隨機(jī)存取存儲(chǔ)器是一種既可以存儲(chǔ)數(shù)據(jù)又可以隨機(jī)取出數(shù)據(jù)的存儲(chǔ)器， 即可讀寫的存儲(chǔ)器。隨機(jī)存取存儲(chǔ)器有雙極型晶體管存儲(chǔ)器和 MOS 存儲(chǔ)器之分。 MOS 隨機(jī)存取存儲(chǔ)器又可分為靜態(tài)隨機(jī)存取存儲(chǔ)器（ SRAM）和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（ DRAM）。 RAM保存的數(shù)據(jù)具有易失性，一旦失電，所保存的數(shù)據(jù)立即丟失。 通常存儲(chǔ)器以字為單位進(jìn)行數(shù)據(jù)的讀寫操作，每次讀出或?qū)懭胍粋€(gè)字，將存放同一個(gè)字的存儲(chǔ)單元編成一組，并賦予一個(gè)號(hào)碼，稱為地址。不同的字存儲(chǔ)單元被賦予不同的地址碼，從而可以對(duì)不同的字存儲(chǔ)單元按地址進(jìn)行訪問。字（存儲(chǔ)）單元也稱為地址單元。 通過地址譯碼器對(duì)輸入地址譯碼選擇相應(yīng)的地址單元。在大容 量存儲(chǔ)器中，一般采用雙譯碼結(jié)構(gòu)，即有行地址和列地址，分別由行地址譯碼器和列地址譯碼器譯碼。行地址和列地址共同決定一個(gè)地址單元。地址單元個(gè)數(shù) N與二進(jìn)制地址碼的位數(shù) n東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 11 有以下關(guān)系 N=2n即 2n個(gè)（字）存儲(chǔ)單元需要 n 位（二進(jìn)制）地址。 數(shù)據(jù)線的輸入 /輸出功能是通過讀寫控制線（ R/W ）加以控制的， R/W 高電平，數(shù)據(jù)線作輸出端口； R/W 低電平，數(shù)據(jù)線作輸入端口。 2個(gè)片選端（ 0CS 、 CS1）和 1個(gè)輸出使能端（ OE ）是為了擴(kuò)展存儲(chǔ)容量實(shí)現(xiàn)多片存儲(chǔ)芯片連接用的。 將時(shí)鐘電路的時(shí)鐘信號(hào)線與存儲(chǔ)器的地址線相連，而存儲(chǔ)器的數(shù)據(jù)線與響鈴裝置相連。當(dāng)時(shí)鐘信號(hào)變化時(shí)，即存儲(chǔ)器的地址變化，時(shí)鐘運(yùn)行到某一個(gè)響鈴時(shí)刻，存儲(chǔ)器輸出的數(shù)據(jù)就會(huì)推動(dòng)響鈴裝置工作， 8位數(shù)據(jù)可推動(dòng) 8 路響鈴裝置。問題是時(shí)鐘電路的 23條時(shí)鐘信號(hào)線怎樣與存儲(chǔ)器的 13條地址線相連，這就需要根據(jù)要求靈活考慮，將時(shí)鐘信號(hào)線壓縮成 13 條，以便與存儲(chǔ) 地址線相對(duì)應(yīng)。這也是數(shù)字電路設(shè)計(jì)中經(jīng)常遇到的問題。 考慮的原則是，壓縮后的時(shí)鐘信號(hào)線必須全面體現(xiàn)出對(duì)應(yīng)顯示字符的特征，也就是說，要找到一種時(shí)鐘信號(hào)的新的編碼。經(jīng)分析發(fā)現(xiàn)： a) 對(duì)“時(shí)”十位，由于只要顯示字符 1（ 0可以不顯示），因而可以選 “時(shí)”十位的 b（或者 c）字符段的信號(hào)作為地址代碼。 b)“時(shí)個(gè)位”和“分個(gè)位”都需要顯示 0～ 9的十個(gè)字符，要有 4 條數(shù)據(jù)線進(jìn)行編碼，選用字符段 a﹑ b﹑ e﹑ f﹑ g 的信號(hào)，再通過門電路變換成 4 條線的信號(hào)， 即 a b﹑ a g﹑ e﹑ f4條線信號(hào)編碼出 0～ 9的十組代碼。 c)“分十 位”要顯示 0～ 5的 6個(gè)數(shù)字，至少用 3位編碼，選用“分十位”中的a﹑ e﹑ f三個(gè)字段信號(hào)。 d) 引入“上午”的時(shí)間信號(hào)。其中要把兩條功能相同的線合并一路，可以選用74LS08【 7】 來完成這種合并。 74LS08 是四二輸入與門，其引腳排列如圖 37 所示，主要功能是將輸入信號(hào)相與，其表達(dá)式為： Y= BA? 圖 37 74LS08引腳排列圖 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 12 存儲(chǔ)器連接原理如圖 38所示：NCA12十時(shí)A7eA6fA5aA4cA3A2A1fA0eD0D1D2GNDD3D4D5D6D7CS1A10OEA11上午A9A8fCS2WEVCCRAM6264ba3Aag6B8baCag11D+5VD0D1D2D3D4D5D636kΩ8R17R18R20R21R22R23R19Q7Q6Q5Q4Q3Q2Q11KR24Res2+5VD6D5D4D3D2D1D0S控制編程S8編程寫入響鈴電路 圖 38 存儲(chǔ)器連接原理圖 表 33列出了 74LS08（與門）的推薦工作條件： 表 33 推薦工作條件表 名稱 74LS08 單 位 最大 額定 最小 電源電壓 VCC 5 V 輸入高電平電壓 VIH 2 V 輸入低電平電壓 VIL V 輸入高電平電流 IIH 400 uA 輸入低電平電流 IIL 8 mA 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 13 74LS08 的靜態(tài)特性如表 34 所示： 表 34 靜態(tài)特性表（ Ta 為工作環(huán)境溫度范圍） 參 數(shù) 測試條件 74LS08 單位 最小 最大 VOH輸出高電平電壓 VCC =最小， VIH＝ 2V IOH =最大 V VOL輸出低電平電壓 VCC =最小， VIH＝最大 IOL =最大 V II最大輸出電壓對(duì)輸入電流 VCC =最大 VI= mA VI=7V IIH輸入高電平電流 VCC =最大 VIH = 20 uA VIH = IIL輸入低電平電流 VCC =最大 VIL= mA VIL= IOS輸出短路電流 VCC =最大 100 mA ICCH輸出高電平電源電流 VCC =最大 mA 74LS08 的動(dòng)態(tài)特性如表 35 所示： 表 35 動(dòng)態(tài)特性表（ Ta=25℃ ） 參 數(shù) 測試條件 74LS08 單 位 最大 TPLH輸出由低電平到高電平傳輸延遲時(shí)間 VCC =5V CL=15PF RL =2k 15 ns TPHL輸出由高電平到低電平傳輸延遲時(shí)間 20 ns 說明： 相關(guān)接法可參看附錄原理圖。 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計(jì) 各系統(tǒng)分析與整體設(shè)計(jì) 14 綜合上面說述，得到的七段顯示碼與存儲(chǔ)器地址碼之間的對(duì)應(yīng)關(guān)系如下表 36所示 : 表 36 顯示碼與存儲(chǔ)器的地址關(guān)系表 十進(jìn)制 數(shù)字 七 段 顯 示 碼 “時(shí) 個(gè) 位”、“分個(gè)位 ” 地 址 碼 “分十位” 地 址 碼 a b c d e f g a b a g e f a e f 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 2 1 1 0 1 1 0 1 1 1 1 0 1 1 0 3 1 1 1 1 0 0 1 1 1 0 0 1 0 0 4 0 1 1 0 0 1 1 0 0 0 1 0 0 1 5 1 0