【文章內(nèi)容簡(jiǎn)介】 GIC)。END ENTITY adder。ARCHITECTURE fh1 OF adder is BEGIN so 1位二進(jìn)制全加器頂層設(shè)計(jì)描述 LIBRARY IEEE。USE 。ENTITY f_adder IS PORT(ain，bin，cin : IN STD_LOGIC。cout，sum : OUT STD_LOGIC)。END ENTITY f_adder。ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT(a，b : IN STD_LOGIC。co，so : OUT STD_LOGIC)。END COMPONENT ； COMPONENT or2a PORT(a，b : IN STD_LOGIC。c : OUT STD_LOGIC)。END COMPONENT；SIGNAL d，e，f : STD_LOGIC。BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e)。u2 : h_adder PORT MAP(a=e，b=cin，co=f，so=sum)。u3 : or2a PORT MAP(a=d，b=f，c=cout)。END ARCHITECTURE fd1。二選一多路選擇器仿真結(jié)果：實(shí)驗(yàn)三含異步清0和同步時(shí)鐘使能的4位加法計(jì)數(shù)器（4課時(shí)）一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一含計(jì)數(shù)使能、異步復(fù)位和能進(jìn)行計(jì)數(shù)值并行預(yù)置功能的4位加法計(jì)數(shù)器。RST是異步清零信號(hào)，高電平有效；clk是時(shí)鐘輸入信號(hào)；D0、DDD3是4位數(shù)據(jù)輸入端（數(shù)據(jù)預(yù)置輸入端）。Q0、QQQ3為計(jì)數(shù)器輸出端。COUT為進(jìn)位輸出端。ENA為使能端，為?1?時(shí)，計(jì)數(shù)器實(shí)現(xiàn)對(duì)CLK時(shí)鐘脈沖信號(hào)的加1計(jì)數(shù)，為0時(shí)停止計(jì)數(shù)。參考程序：LIBRARY IEEE。USE 。USE 。ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC。RST : IN STD_LOGIC。ENA : IN STD_LOGIC。OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。COUT : OUT STD_LOGIC)。END CNT4B。ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = 39。139。 THEN CQI 實(shí)驗(yàn)四7段數(shù)碼顯示譯碼器設(shè)計(jì)（2課時(shí)）一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VHDL的多層次設(shè)計(jì)方法。二、實(shí)驗(yàn)原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專(zhuān)用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿(mǎn)足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。但為了簡(jiǎn)化過(guò)程，首先完成7段BCD碼譯碼器的設(shè)計(jì)。例如輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。圖621 共陰數(shù)碼管及其電路三、實(shí)驗(yàn)內(nèi)容編程實(shí)現(xiàn)7段數(shù)碼顯示譯碼器設(shè)計(jì)；對(duì)7段數(shù)碼顯示譯碼器設(shè)計(jì)進(jìn)行編輯、仿真，給出其所有信號(hào)的時(shí)序仿真波形； 參考程序： LIBRARY IEEE。USE 。ENTITY DECL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END。ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A)BEGIN CASE A IS WHEN “0000” = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL。END CASE。END PROCESS。END。仿真結(jié)果：綜合后的計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖：實(shí)驗(yàn)五用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)（4課時(shí)）一、實(shí)驗(yàn)?zāi)康模赫莆諣顟B(tài)機(jī)的編程方法和步驟；掌握用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器的方法和步驟；二、實(shí)驗(yàn)內(nèi)容用狀態(tài)機(jī)編程實(shí)現(xiàn)對(duì)系列數(shù)“11100101”的檢測(cè)，當(dāng)某一系列串（以左移方式）進(jìn)入檢測(cè)器后，若該串與預(yù)置的系列數(shù)相同，則輸出“A”，否則輸出“B”。三、實(shí)驗(yàn)步驟：編輯系列檢測(cè)器的VHDL程序；仿真測(cè)試并給出仿真波形，了解控制信號(hào)的時(shí)序；將上述方案改為系列檢測(cè)密碼為可預(yù)置（外部輸入）情況，重新編寫(xiě)程序、編譯和仿真，并記錄仿真結(jié)果。參考程序：LIBRARY IEEE。USE 。ENTITY SCHK IS PORT(DIN,CLK,CLR : IN STD_LOGIC。AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END SCHK。ARCHITECTURE behv OF SCHK IS SIGNAL Q:INTEGER RANGE 0 TO 8。SIGNAL D:STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN D IF DIN = D(7)THEN Q IF DIN = D(6)THEN Q IF DIN = D(5)THEN Q IF DIN = D(4)THEN Q IF DIN = D(3)THEN Q IF DIN = D(2)THEN Q IF DIN = D(1)THEN Q IF DIN = D(0)THEN Q Q提高型實(shí)驗(yàn)：實(shí)驗(yàn)六用VHDL實(shí)現(xiàn)數(shù)字鐘及校園打鈴系統(tǒng)（6課時(shí)）一、實(shí)驗(yàn)?zāi)康募耙螅赫莆誚HDL語(yǔ)言的基本結(jié)構(gòu)及編程思想。掌握VHDL語(yǔ)言的進(jìn)行系統(tǒng)設(shè)計(jì)的方法和步驟。提高學(xué)生綜合應(yīng)用能力。二、實(shí)驗(yàn)內(nèi)容：用VHDL實(shí)現(xiàn)數(shù)字鐘及校園打鈴系統(tǒng)的軟件編輯。用VHDL實(shí)現(xiàn)數(shù)字鐘及校園打鈴系統(tǒng)的軟件仿真。三、實(shí)驗(yàn)步驟用VHDL編輯60進(jìn)制計(jì)數(shù)器，并進(jìn)行軟件仿真。用VHDL編輯24進(jìn)制計(jì)數(shù)器，并進(jìn)行軟件仿真。用VHDL編輯30進(jìn)制計(jì)數(shù)器，并進(jìn)行軟件仿真。用元件例化的方法實(shí)現(xiàn)數(shù)字鐘的軟件編輯及軟件仿真。實(shí)現(xiàn)數(shù)字鐘的校時(shí)功能。實(shí)現(xiàn)數(shù)字鐘的打鈴功能。完成數(shù)字鐘及校園打鈴系統(tǒng)的實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)七A/D采樣控制器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康募耙螅赫莆誚HDL語(yǔ)言的基本結(jié)構(gòu)及編程思想。掌握A/D采樣控制器的工作原理。掌握A/D采樣控制器的VHDL語(yǔ)言編程方法。二、實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一A/D0809模數(shù)轉(zhuǎn)換器控制器。將轉(zhuǎn)換結(jié)果送數(shù)碼管顯示器顯示（2位）。模擬輸入通道為IN0。三、實(shí)驗(yàn)步驟：ADC0809特點(diǎn)介紹（1）、單極性輸入，8位A/D轉(zhuǎn)換精度。（2）、逐次逼近式，每次采樣時(shí)間約為100US（3）、8通道模擬輸入A/D轉(zhuǎn)換器外部引腳功能結(jié)構(gòu)圖A/D轉(zhuǎn)換器時(shí)序圖AD轉(zhuǎn)換控制器與AD轉(zhuǎn)換器的接口電路框圖狀態(tài)控制S0狀態(tài)：初始狀態(tài)。ADDC=‘1’，選擇1通道模擬信號(hào)輸入。ALE=START=OE=LOCK=‘0’；S1狀態(tài)：通道鎖存。ALE=‘1’, START=OE=LOCK=‘0’；S2狀態(tài)：?jiǎn)?dòng)A/D轉(zhuǎn)換。ALE=‘1’，START=‘1’，OE=LOCK=‘0’； S3狀態(tài)：A/D轉(zhuǎn)換等待狀態(tài)。ALE＝START＝‘0’，OE=LOCK=‘0’；IF EOC=‘0’保持當(dāng)前狀態(tài)不變，繼續(xù)等待A/D轉(zhuǎn)換。ELSE轉(zhuǎn)換結(jié)束，進(jìn)入下一狀態(tài)。S4狀態(tài)：數(shù)據(jù)輸出允許狀態(tài)。A/D轉(zhuǎn)換完畢，開(kāi)啟數(shù)據(jù)輸出允許信號(hào)。ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘0’；S5狀態(tài)：數(shù)據(jù)鎖存狀態(tài)。開(kāi)啟數(shù)據(jù)鎖存信號(hào)，將轉(zhuǎn)換結(jié)果送鎖存器鎖存。ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘1’； S6狀態(tài)：延時(shí)狀態(tài)。為了保證數(shù)據(jù)可靠鎖存，延時(shí)一個(gè)時(shí)鐘狀態(tài)周期。ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘1’； 其它狀態(tài)：返回到初始狀態(tài)。ALE=START=OE=LOCK=‘0’；參考程序： LIBRARY IEEE。USE 。ENTITY AD0809 ISPORT(D :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。CLK0,EOC : IN STD_LOGIC。ADDA,OE : OUT STD_LOGIC。ALE,START : OUT STD_LOGIC。Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 : OUT INTEGER RANGE 15 DOWNTO 0)。END AD0809。ARCHITECTURE behav OF AD0809 ISTYPE ST_TYPE IS(S0, S1, S2, S3,S4,S5,S6,S7)。SIGNAL CURRENT_STATE,NEXT_STATE : ST_TYPE。SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL LOCK :STD_LOGIC。BEGINADDAPRO: PROCESS(CURRENT_STATE,EOC)BEGINCASE CURRENT_STATE ISWHEN S0 = WHEN S1 = WHEN S2 = WHEN S3 = IF EOC=39。039。 THEN NEXT_STATE ELSE NEXT_STATE END IF。WHEN S4 = IF EOC=39。139。 THEN NEXT_STATE ELSE NEXT_STATE END IF。WHEN S5 = WHEN S6 = WHEN S7 = WHEN OTHERS = NEXT_STATE END CASE。END PROCESS PRO。REG:PROCESS(CLK0)BEGINIF CLK039。EVENT AND CLK0=39。139。 THENCURRENT_STATEEND IF。END PROCESS REG。COM:PROCESS(LOCK)BEGINIF LOCK39。EVENT AND LOCK=39。139。 THENREGLEND IF。END PROCESS COM。Q實(shí)驗(yàn)八數(shù)字頻率計(jì)設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康募耙螅赫莆誚HDL語(yǔ)言的基本結(jié)構(gòu)及編程