【文章內(nèi)容簡介】 種不同的結(jié)構(gòu)體，以便對 一個設(shè)計任務(wù)采用仿真工具進行多種配置的性能實驗。另外，配置說明和規(guī)定的特性還可以用在多層描述中。 （ TOP DOWN）的設(shè)計方法 自上而下的設(shè)計方法是現(xiàn)代電子系統(tǒng)的新型設(shè)計策略，它從設(shè)計的總體要求出發(fā)，自上而下地逐步從系統(tǒng)數(shù)學(xué)模型的設(shè)計與仿真，到數(shù)據(jù)流級的設(shè)計與仿真，選擇系統(tǒng)設(shè)計方案，最后完成系統(tǒng)硬件的整體設(shè)計。 VHDL 的自上而下的設(shè)計方法不僅體現(xiàn)在它的基本結(jié)構(gòu)由描述外視特性的實體與描述內(nèi)視行為和結(jié)構(gòu)的結(jié)構(gòu)體構(gòu)成，同一實體可以有一個以上的結(jié)構(gòu)體，以便設(shè)計方案的選擇，還體現(xiàn)在系統(tǒng)硬件設(shè)計過程的三個層次 ：行為級描述與仿真、 RTL 級描述與仿真、邏輯綜合與門級仿真。邏輯綜合與所使用的邏輯綜合工具有關(guān)，由邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的EDIF（ Electronic Design Interchange Format）網(wǎng)表。 EDIF 網(wǎng)表是一種標(biāo)準接口，它是一個以 ASCII 字符為基礎(chǔ)的中間互換格式，被大多數(shù)供應(yīng)商提供的 CAE/CAD 系統(tǒng)所支持。半導(dǎo)體制造廠基于這種網(wǎng)表生成 ASIC 芯片的制造工藝， FPGA 則基于這種網(wǎng)表生成用以配置 FPGA 芯片的位流文件。這三種仿真貫穿系統(tǒng)硬件設(shè)計的全過程，從而可以在系統(tǒng)設(shè)計 早期發(fā)現(xiàn)設(shè)計中存在的問題，與傳統(tǒng)的自下而上的后期仿真相比大大縮短系統(tǒng)的設(shè)計周期，并且利于方案的綜合評價與選取。這是用 VHDL 語言設(shè)計基于 FPGA 的電子密碼鎖設(shè)計 8 系統(tǒng)硬件的最突出的優(yōu)點。 設(shè)計語言、仿真平臺與開發(fā)系統(tǒng) （ 1）硬件描述語言 電子密碼鎖的設(shè)計采用了功能強大的通用硬件描述語言 VHDL，它具有很強的行為描述能力，設(shè)計方法靈活，可以支持自頂向下 (Top Down)和基于庫 (LibraryBased)的設(shè)計方法，硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)，標(biāo)準、規(guī)范易于共享與復(fù)用，易于向 ASIC 移植。 （ 2） QuartusⅡ 軟件開發(fā)工具 本設(shè)計采用的軟件開發(fā)工具是美國 Altera 公司的 QuartusⅡ ，它支持多種設(shè)計輸入方法，包括原理圖輸入、文本輸入（如 AHDL， VHDL， Verilog HDL 文本文件）和第三方 EDA 工具輸入文件（如 EDIF， HDL， VQM 文件），利用該工具所配備的編輯、編譯、仿真綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 FPGA 芯片 )，做成 ASIC 芯片。 （ 3） EDA 實驗開發(fā)系統(tǒng) 設(shè)計中采用的 EDA 實驗開發(fā)系統(tǒng)，主要用于提供可編程邏輯器件 的下載電路及EDA 實驗開發(fā)的外圍資源，供硬件驗證用。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊； ② FPGA/CPLD 輸出信息顯示模塊； ③ 監(jiān)控程序模塊； ④ 目標(biāo)芯片適配座以及上面的 FPGA/CPLD 目標(biāo)芯片和下載電路。 用 QuartusⅡ 進行系統(tǒng)開發(fā)的設(shè)計流程 使用 QuartusⅡ 進行電子密碼鎖設(shè)計的流程為 （ 1）編寫 VHDL 程序 (使用 VHDL File)（見附錄）； （ 2）編譯 VHDL 程序 (使用 Compiler)； （ 3）仿真驗證 VHDL 程序 (使用 Waveform Editor， Simulator)； （ 4）進行芯片的時序分析 (使用 Timing Analyzer)； （ 5）安排芯片管腳位置 (使用 Floorplan Editor)； （ 6）下載程序至芯片 (使用 Programmer)。 基于 FPGA 的電子密碼鎖設(shè)計 9 3 系統(tǒng) 總體 設(shè)計 電子密碼鎖設(shè)計的原理 編碼總量的確定 電子密碼鎖隨機開鎖成功的概率定義為： P=1/NT 其中 P 為隨機開鎖成功概率， NT 為密碼編碼總量。顯然要使密碼鎖保密安全性高， NT 應(yīng)盡可能大，使 P 趨于零，但 NT 越大，相應(yīng)電路越復(fù)雜，密碼的記憶與操作也越麻煩。故 NT 應(yīng)有合理的上限和下限。 下限 NTL 的選擇應(yīng)使密碼落在隨 機開鎖可能成功的操作時區(qū)以外。若每一次開鎖操作時間為 t，為便于做隨機試驗，將 NT 分為 n 段并期望在 1/n 段的 1/2 處開鎖成功。此時 p=1/2n 則隨機開鎖試驗期望成功的時間為： Tr=NTt/2n 假定系統(tǒng)設(shè)計不考慮誤碼輸入的保護，密碼鎖在無保護的情況下使操作人員任意作隨機開鎖試驗的時間為 TEN，則： NTL=(2nTEN t)x，其中 x 為最低安全系數(shù)。即： TEN=(NTLt/2n)/x 顯然若使 NT=NTL，則 TrTEN，則使分段隨機試驗不易成功。 由此可得出數(shù)字密碼鎖的編碼總量設(shè)定是系統(tǒng)設(shè) 計安全性、保密性的首要技術(shù)指標(biāo)。一般來說，當(dāng) NT 選定之后， NT 的上限 NTH 原則上是越大越安全，但一般設(shè)計時取 NTH=(10～ 1000)NTL 較為合理。 編碼制式的選擇 編碼制式應(yīng)根據(jù) NT 的大小選取，可分為如下三種： （ 1）密碼的各位都可以重碼： NT1=ai； （ 2）密碼的非相鄰位可以重碼： NT2=a(a1)i； （ 3）密碼的任何一位都不能重碼： NT3=a(a1)……(a i+1)。 其中 a 為基數(shù)， i 為位數(shù)， a 和 i 的選取應(yīng)該滿足 NT≥NTL ， a=2， 3， 4， 10，基于 FPGA 的電子密碼鎖設(shè)計 10 12， 14， 16。 現(xiàn)在以最常用的 a=10， i=6 為例，可以計算出 NT2=0159NT 1， NT 3= T1，所以編碼制式考慮是否重碼對 NT 有很大影響。 另外，相同制式下不同的基底對編碼總量 NT 會有影響，而且基底的選擇也會影響到硬件電路的設(shè)計。 本文設(shè)計的密碼鎖采用十進制編碼，密碼各位允許重碼，為簡化電路設(shè)計，密碼鎖口令采用對串行脈沖計數(shù)的方式輸入。 誤碼輸入的保護措施 如前所述，電子密碼鎖的設(shè)計應(yīng)考慮自身的安全保密性，由于編碼和捕捉密碼的實驗都是隨機的，若要使 P=1 NT 趨近于 0，必須采取誤碼輸入的保護措施。假定設(shè)定的誤碼輸 入次數(shù)不超過三次，誤碼達到三次時系統(tǒng)應(yīng)關(guān)閉主控電路，拒絕大于三次的密碼輸入，并且系統(tǒng)進入 報警 狀態(tài)。系統(tǒng)正常狀態(tài)的恢復(fù)可采用 萬能密碼輸入或者系統(tǒng)掉電恢復(fù)。 方案的提出 方案一：采用數(shù)字電路控制。 雖然 采用數(shù)字密碼鎖電路的好處是設(shè)計簡單 ，但是由于其是純電路實際，在系統(tǒng)運行時，延時會比較嚴重。 方案二：通過單片機實現(xiàn)，現(xiàn)在一種新的方案就是采用一種是用以 AT89S51為核心的單片機控制方案。 雖然有靈活的設(shè)計和豐富的 IO 端口， 但是單片機設(shè)計的缺點是程序運行時容易出現(xiàn)跑飛現(xiàn)象。 通過以上比較顯然單片機方案有較大的活動空間 ，不但能實現(xiàn)所要求的功能而且能在很大的程度上擴展功能，而且還可以方便的對系統(tǒng)進行升級，但是由于所學(xué)知識不能將其有效的應(yīng)用，現(xiàn)有環(huán)境不能滿足，而且單片機的密碼鎖有一定的不足之處，在運行時程序有時會產(chǎn)生 PC 指針錯誤，還有基于現(xiàn)在所學(xué)知識的應(yīng)用， 所以基于以上比較提出了第三種方案 。 方案三： 利用 FPGA 設(shè)計電子密碼鎖，其成本低，設(shè)計方便（有相應(yīng)的開發(fā)板），現(xiàn)有資源充足，實現(xiàn)比較容易，更利于系統(tǒng)的維護改進和升級，可靠性更高，更安全。 通過以上比較描述，本設(shè)計采用基于 FPGA 的電子密碼鎖設(shè)計方案。 基于 FPGA 的電子密碼鎖設(shè)計 11 系統(tǒng)設(shè)計要求 設(shè)計 一個具有較高安全性和較低成本的通用電子密碼鎖，具體功能要求如下： （ 1）數(shù)碼輸入：每按下一個數(shù)字鍵，就輸入一個數(shù)值，并在顯示器上的顯示出 該數(shù)值，同時將先前輸入的數(shù)據(jù)依序左移一個數(shù)字位置。 （ 2）數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除為 “0000”。 （ 3）密碼更改：按下此鍵時會將目前的數(shù)字設(shè)定成新的密碼。 （ 4）激活電鎖：按下此鍵可將密碼鎖上鎖。 （ 5）解除電鎖：按下此鍵會檢查輸入的密碼是否正確，密碼正確即開鎖。 系統(tǒng) 設(shè)計描述 本系統(tǒng)為一個 簡潔型的 電子密碼鎖，該系統(tǒng)以開發(fā)板為主要核心，采用 4*4 的 鍵盤，前 10 個鍵為數(shù)字鍵， 8 個數(shù)碼管顯示密碼輸入，后面的按鍵實現(xiàn)電子密碼鎖的各個功能，總體外觀如圖 所示 。 F P G A 控制 模 塊12 3 45 6 7890 * 確 定密 碼清 除上 鎖解 鎖揚 聲 器 圖 電子密碼 鎖 外觀 圖 上圖為在實驗開發(fā)板上實現(xiàn)，使用開發(fā)板有十六個按鍵，分別對應(yīng)數(shù)字 0 到 9和各個功能鍵， LED 顯示為開發(fā)板上數(shù)碼管顯示。 基于 FPGA 的電子密碼鎖設(shè)計 12 設(shè)計思路及 各功能模塊描述 電子密碼鎖 可以 由 三 個部分組成：數(shù)字密碼輸入電路、密碼鎖控制電路、密碼鎖顯示電路。 作為密碼鎖的輸入部分，可選擇的方案有數(shù)字機械式鍵盤和觸摸式數(shù)字鍵盤等多種?？紤]種種因素主要 是成本和使用壽命因素，本設(shè)計采用通用的數(shù)字機械式鍵盤 。 數(shù)字電子密碼鎖的顯示信息電路可采用 LED 數(shù)碼管顯示和液晶屏幕顯示兩種。液晶顯示具有高速顯示、高可靠性、易于擴展和升級等優(yōu)點，但是普通液晶顯示屏存在亮度低、對復(fù)雜環(huán)境的適應(yīng)能力差等缺點，在低亮度的環(huán)境下還需要加入其它輔助的照明設(shè)備，驅(qū)動電路設(shè)計相對復(fù)雜，因此本設(shè)計的顯示電路使用通用的 LED 數(shù)碼管。 根據(jù)以上選定的輸入設(shè)備和器件，并考慮到實現(xiàn)各項數(shù)字密碼鎖功能的具體要求。本 設(shè)計分為 三 個大的功能模塊。圖 為數(shù)字電子密碼鎖系統(tǒng)總體框圖。 鍵 盤 掃 描 電 路電 子 密 碼 鎖 輸 入 模 塊鍵 盤 按 鍵 消 抖 電 路時 序 產(chǎn) 生 電 路鍵 盤 譯 碼 電 路掃 描 信 號按 鍵 輸 入密 碼 鎖 控 制 電 路開 / 關(guān) 門 鎖 電 路寄 存 器 清 楚 信 號 發(fā) 生 電 路數(shù) 值 比 較 電 路按 鍵 數(shù) 據(jù) 緩存 器報 警 器 電 路B C D 七 段 譯 碼 電 路顯 示 電 路七 段 數(shù) 碼 管 圖 數(shù)字電子密碼功能模塊圖 （ 1） 密碼鎖輸入電路包括時序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、基于 FPGA 的電子密碼鎖設(shè)計 13 鍵盤譯碼電路等幾個小的功能電路。 模塊的功能是：將用戶通過鍵盤輸入的數(shù)字密碼，確認密碼是否輸入， 產(chǎn)生電路中使用的三種不同頻率的工作脈沖波形，即系統(tǒng)時鐘脈沖、彈跳消除取樣信號和鍵盤掃描信號； 為了加強按鍵按下的準確性加 了 去抖模塊。 作為電子密碼鎖的輸入電路，數(shù)字密碼輸入電路可采用一個 44 的通用開發(fā)板上的鍵盤作為本設(shè)計的輸入設(shè)備。開發(fā)板鍵盤具有低成本、可靠性高、構(gòu)成 電路簡單、技術(shù)成熟和應(yīng)用廣泛等特點，因此將其應(yīng)用到通用電子密碼鎖中還是比較適宜的。 （ 2） 密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的清除、變更、存儲、激活電鎖電路（寄存器清除信號發(fā)生電路），密碼核對（數(shù)值比較電路），解鎖電路（開/關(guān)門鎖電路）等幾個小的功能電路。 模塊功能：用于密碼的更改，密碼的清除， 以及 對密碼鎖的工作狀態(tài)更改，對輸入密碼次數(shù)的計數(shù)功能，還有就是更智能化，更符合人們的思維，按鍵的時候都是習(xí)慣看輸入數(shù)字的移位情況。 （ 3）密碼顯示電路主要將顯示數(shù)據(jù)的 BCD 碼轉(zhuǎn)換成相對應(yīng)的編碼。如，若選 用七段數(shù)碼管顯示電路，主要將待顯示數(shù)據(jù)的 BCD 碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼。 從圖 系統(tǒng)的總體走向圖可知： 通過時序產(chǎn)生鍵盤掃描信號，由鍵盤輸入密碼或者功能按鍵，當(dāng)然在這過程中要經(jīng)過按鍵去抖，最后將將所輸入的鍵盤值譯碼得到具體的數(shù)字或者功能鍵；將輸入值輸入鍵盤數(shù)據(jù)存儲器，在這里面可以將鍵盤值存儲或者清除，再經(jīng)過比較電路，比較輸入值與原來存儲的是否一致，如果一致則開啟鎖，如果不一致則報警（在報警后可以通過輸入萬能密碼或者斷電復(fù)位等可以解決）；在經(jīng)過存儲電路時，同時將所輸入的值通過 LED 顯示出來，顯示將通 過 BCD 譯碼電路，將所獲取的值顯示在 LED 數(shù)碼管上。 系統(tǒng)流程 系統(tǒng)流程圖如圖 ： （不能光有一個圖，必須配有對圖的文字說明， 把系統(tǒng)的流程說清楚） 基于 FPGA 的電子密碼鎖設(shè)計 14 開 始系 統(tǒng) 復(fù) 位 ，初 始 化鍵 盤 輸 入判 斷 為 密 碼 輸 入還 是 功 能 輸 入密 碼 輸 入 功 能 輸 入 輸 入判 斷 密 碼 是 否正 確解 鎖顯 示 輸 入判 斷 是 什 么 功能執(zhí) 行 功 能是 功 能 輸 入是 密 碼 輸 入是 與 相 應(yīng) 的 功 能 鍵 值 相 等報 警否不 與 相 應(yīng) 的 功 能 鍵 值 相 等什 么 都 不 是 圖 系統(tǒng)流程圖 基于 FPGA 的電子密碼鎖設(shè)計 15 4 系統(tǒng)詳細設(shè)計 輸入模塊 圖 是電子密碼鎖的輸入電路框圖，由鍵盤掃描電路、彈跳消除電路、鍵盤譯碼電路、按鍵數(shù)據(jù)緩存器，加上外接的一個 34 矩陣式鍵盤組成。 圖 電子密碼鎖的輸入電路框圖 矩陣式鍵盤是一種常見的輸入裝置， 在日常的生活中，矩陣式鍵盤在