【文章內(nèi)容簡(jiǎn)介】 _logic_vector(7 downto 0) )。end led_disp。architecture rtl of led_disp isbegin process(datain) begin case datain is when 1010=dataout=11000000。0 when 0001=dataout=11111001。1 when 0010=dataout=10100100。2 when 0011=dataout=10110000。3 when 0100=dataout=10011001。4 when 0101=dataout=10010010。5 when 0110=dataout=10000010。6 when 0111=dataout=11111000。7 when 1000=dataout=10000000。8 when 1001=dataout=10010000。9 when others=null。 end case。 end process。end rtl。4 系統(tǒng)仿真該密碼鎖利用MAX PLUSⅡ工作平臺(tái)進(jìn)行編譯和綜合仿真，將程序下載FLEX10K芯片中，同時(shí)在EDA試驗(yàn)箱上進(jìn)行硬件驗(yàn)證。本文提出的電子密碼鎖由于采用VHDL語言設(shè)計(jì)，用一片F(xiàn)PGA實(shí)現(xiàn)，因而體積小，功耗低，稍加修改就可以改變密碼的位數(shù)和輸入密碼的次數(shù)，具有較好的應(yīng)用前景。但由于結(jié)構(gòu)還比較簡(jiǎn)單，有待進(jìn)一步完善。（1） 密碼鎖輸入模塊的仿真，如圖41所示。圖41 密碼鎖輸入模塊的仿真圖（2） 密碼鎖控制模塊的仿真，如圖42所示。圖42 密碼鎖控制模塊的仿真圖（3） 密碼鎖譯碼模塊的仿真，如圖43所示。 圖43 密碼鎖譯碼模塊的仿真圖（4） 電子密碼鎖整個(gè)系統(tǒng)的仿真，如圖44所示。圖44 電子密碼鎖整個(gè)系統(tǒng)的仿真圖5 結(jié)束語通過兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)——基于VHDL語言的智能密碼鎖設(shè)計(jì)。通過本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（C語言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。致謝在此次課程設(shè)計(jì)中，非常感謝肖曉麗老師對(duì)我的指導(dǎo)與大力的幫助。如果沒有她嚴(yán)謹(jǐn)細(xì)致、一絲不茍地批閱和指正，本文很難在這個(gè)短時(shí)間內(nèi)完成。從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請(qǐng)接受我誠摯的謝意！參考文獻(xiàn)（EDA）. 2000 .3潘松等編著. 戈素貞等. ，附錄主控制程序參考如下:library ieee。use 。use 。use 。entity coded_lock isport( clk :in std_logic。 ret :in std_logic。 key_F:in std_logic_vector(1 downto 0)。 keyin :in std_logic_vector(9 downto 0)。 disp:out std_logic_vector(7 downto 0)。 ledcs:out std_logic_vector(3 downto 0)。 led2cs:out std_logic。led片選信號(hào) sound:buffer std_logic。 led2:buffer std_logic_vector(1 downto 0) )。end coded_lock。architecture rtl of coded_lock issignal key_temp:std_logic_vector(9 downto 0)。按鍵緩存signal N:std_logic_vector(3 downto 0)。按鍵緩存signal FF:std_logic。按鍵標(biāo)志signal ACC:std_logic_vector(15 downto 0)。所有按鍵的寄存器signal REG:std_logic_vector(15 downto 0)。比較寄存器signal NC:integer range 0 to 4。移位用的標(biāo)志位signal A,B,C,D:std_logic_vector(3 downto 0)。顯示用的寄存器SIGNAL clk_1k:std_logic。掃描時(shí)鐘signal data:std_logic_vector(3 downto 0)。signal F:std_logic_vector(1 downto 0)。signal s_t:integer range 0 to 4。signal clk_10hz:std_logic。signal flag:std_logic。ponent led_disp is port(datain:in std_logic_vector(3 downto 0)。 dataout:out std_logic_vector(7 downto 0) )。end ponent。beginXIAODOU:process(clk) 按鍵消拉動(dòng)電路 variable t:integer range 0 to 2000000。 begin if rising_edge(clk) then if t1999999 then t:=t+1。 else t:=0。