【文章內容簡介】 說明書 第 13 頁 5 各模塊電路的設計 與仿真 分頻模塊 電路設 計與仿真 晶體振蕩器是構成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定 [8]。 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的 1MHz 的方波信號，其輸出至分頻電路。 分頻模塊的結構 框圖如圖 所示 。 圖 分頻模塊結構 框圖 分頻模塊的 VHDL 語言描述如下。 library IEEE。 use 。 use 。 use 。 entity fp is port (rst,clk : in STD_LOGIC。 復位、基準信號脈沖輸入 what: out STD_LOGIC)。 end fp。 architecture a of fp is signal count100 : integer range 0 to 99。 100 分頻 signal tt:std_logic。 begin process (rst,clk) 黃河科技學院畢業(yè)設計說明書 第 14 頁 begin if rst=39。139。 then count100=0。 復位 elsif rising_edge(clk) then count100= count100 + 1 。tt=tt。 if count100=99 then count100=0。tt=not tt。 end if 。 end if。 what=tt。 end process。 end a。 分頻模塊仿真波形圖 如圖 。 圖 分頻模塊仿真波形圖 仿真波形分析：由仿真波形圖可知，當 clk 為上升沿， what 為下降沿時， count100輸出由 99 變?yōu)?0，并且 count100 都是由 0 到 99 循環(huán)，所以，這是一個 100 分頻模塊 。 秒計數(shù)模塊設計與仿真 秒信號發(fā)生器是數(shù)字電子鐘的核心部分，它的精度和穩(wěn)定度決定了數(shù)字鐘的質量，通常用晶體振蕩器產(chǎn)生的脈沖 [9]。 秒 計數(shù) 模塊的結構框圖如圖 所示。 圖 秒 計數(shù) 模塊結構框圖 黃河科技學院畢業(yè)設計說明書 第 15 頁 秒計數(shù)模塊 VHDL 語言描述如下。 library ieee。 use 。 use 。 entity second is port(clk,reset:in std_logic。 clk 為 1Hz 的秒脈沖輸入信號， reset 為秒清零（復位）信號 sec1,sec2:out std_logic_vector(3 downto 0)。 秒模塊的個位和十位分別用 4 位二進制數(shù)表示 carry:out std_logic)。 為秒模塊進位輸出 end second。 architecture rt1 of second is signal sec1_t,sec2_t:std_logic_vector(3 downto 0)。 begin process(clk,reset) begin if reset=39。139。then sec1_t=0000。 檢測秒模塊的 1Hz 脈沖上升沿 sec2_t=0000。 elsif clk39。event and clk=39。139。then if sec1_t=1001then 秒的個位是否到 “ 9” sec1_t=0000。 if sec2_t=0101then 秒 個 位到 “ 9” 后，十位計數(shù)到 “ 5” sec2_t=0000。 else sec2_t=sec2_t+1。 end if。 else sec1_t=sec1_t+1。 end if。 if sec1_t=1001 and sec2_t=0101then carry=39。139。 秒模塊的 60 秒進位輸出 enmin 置 “ 1” ，向分模塊產(chǎn)生進位 黃河科技學院畢業(yè)設計說明書 第 16 頁 else carry=39。039。 秒計數(shù)值 “ 0000000” （ 零秒） end if。 end if。 end process。 sec1=sec1_t。 sec2=sec2_t。 end rt1。 秒 模塊仿真波形圖如圖 。 圖 秒 模塊仿真波形圖 仿真波形分析：由仿真波形圖可知，當 clk 和 carry 為上升沿時， sec1 輸出由 9 變?yōu)?0，并且 sec1 都是由 0 到 9 循環(huán)， sec2 輸出由 5 變?yōu)?0，并且 sec2 都是由 0 到 5 循環(huán)，所以，這是一個 60 進制的秒控制模塊。 分計數(shù)模塊模塊 電路設計與仿真 分模塊的結構框圖如圖 所示。 圖 分 模塊結構框圖 黃河科技學院畢業(yè)設計說明書 第 17 頁 分模塊的 VHDL 語言描述如下。 library ieee。 use 。 use 。 entity minute is port (clk,reset:in std_logic。 clk 為分鐘模塊的脈沖輸入信號，接秒模塊的進位輸出 min1,min2:out std_logic_vector(3 downto 0)。 分的個位和十位分別用 4 位二進制表示 carry:out std_logic)。 carry 為分鐘模塊的進位輸出 end minute。 architecture rt1 of minute is signal min1_t,min2_t:std_logic_vector(3 downto 0)。 begin process(clk,reset) begin if reset=39。139。then 復位 min1_t=0000。 分鐘模塊的個位復位 min2_t=0000。 分鐘模塊的十位復位 elsif clk39。event and clk=39。139。then 檢測分鐘模塊的脈沖上升沿 if min1_t=1001then 分鐘的 個 位 到 “ 9” 后 min1_t=0000。 分鐘的個位清零 if min2_t=0101then 分鐘的十位到 “ 5” 后 min2_t=0000。 分鐘的十位清零 else min2_t=min2_t+1。 分鐘的十位如果不到 “ 5” 就加 1 end if。 else min1_t=min1_t+1。 分鐘的個位如果不到 “ 9” 就加 1 end if。 if min1_t=1001 and min2_t=0101then 分鐘個位到 “ 9” 后 ， 十位計數(shù)到 “ 5” 黃河科技學院畢業(yè)設計說明書 第 18 頁 carry=39。139。 分鐘模塊的 60 分鐘進位輸出 carry 置 “ 1” ， 向時模塊產(chǎn)生進位 else carry=39。039。 分鐘計數(shù)值回零 “ 0” （ 零分 ） end if。 end if。 end process。 min1=min1_t。 min2=min2_t。 end rt1。 分 模塊仿真波形圖如圖 。 圖 分 模塊仿真波形圖 仿真波形分析：由仿真波形圖可知，當 clk 和 carry 為上升沿時， min1 輸出由 9 變?yōu)?0，并且 min1 都是由 0 到 9 循環(huán)， min2 輸出由 5 變?yōu)?0，并且 min2 都是由 0 到 5 循環(huán)，所以，這是一個 60 進制的分控制模塊 。 時計數(shù) 模塊 電路 設計與仿真 時模塊的結構框圖如圖 所示。 圖 時模塊的結構框圖 黃河科技學院畢業(yè)設計說明書 第 19 頁 時模塊的 VHDL 語言描述如下。 library ieee。 use 。 use 。 entity hour is port (clk,reset:in std_logic。 hour1,hour2:out std_logic_vector(3 downto 0))。 小時的個位和十位分別用 4 位二進制表示 end hour。 architecture rt1 of hour is signal hour1_t,hour2_t:std_logic_vector(3 downto 0)。 begin process(clk,reset) begin if reset=39。139。then 復位 hour1_t=0000。 小時的個位復位 hour2_t=0000。 小時的十位復位 elsif clk39。event and clk=39。139。then 檢測小時模塊的脈沖上升沿 if hour1_t=0011 and hour2_t=0010then 如果小時的個位到 “ 3” 后，十位到 “ 2” hour1_t=0000。 小時的個位清零 hour2_t=0000。 小時的十位清零 else if hour1_t=1001then 小時的個位到 “9”后