【文章內(nèi)容簡介】 來解決生活中的 一些小問題。在電子系統(tǒng)非常廣泛應(yīng)用領(lǐng)域內(nèi)，到處可見到 對信號(hào)進(jìn)行模數(shù) /數(shù)模轉(zhuǎn)換 的數(shù)字電路。 在 ABS 系統(tǒng)（汽車防抱制動(dòng)系統(tǒng)）、計(jì)算機(jī)技術(shù)、 GPRS 環(huán)抱系統(tǒng)、工業(yè)自動(dòng)控制系統(tǒng)等系統(tǒng)中，數(shù)據(jù)采集系統(tǒng)都有著舉 足輕重的作用 [5]。數(shù)字技術(shù)及計(jì)算機(jī)技術(shù)的發(fā)展使得系統(tǒng)的設(shè)計(jì)更理想化，以實(shí)現(xiàn)更多的功能。同時(shí)，還進(jìn)一步提高了系統(tǒng)的可靠性和工作效率。 數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路 系統(tǒng)主要實(shí)現(xiàn)以下功能： 數(shù)據(jù)采集控制系統(tǒng)是對生產(chǎn)過程或科學(xué)實(shí)驗(yàn)中各種物理量進(jìn)行實(shí)時(shí)采集、測試和反饋控制的閉環(huán)系統(tǒng)。它在工業(yè)控制、軍事電子設(shè)備醫(yī)學(xué)監(jiān)護(hù)等許多領(lǐng)域發(fā)揮著重要作用。 本設(shè)計(jì)要求用一個(gè) CPLD/FPGA、模數(shù)轉(zhuǎn)換器 ADC 和數(shù)模轉(zhuǎn)換器 DAC 構(gòu)成了一個(gè)數(shù)據(jù)采集系統(tǒng)，并用 CPLD/FPGA 實(shí)現(xiàn)數(shù)據(jù)采集中對 A/D 轉(zhuǎn)換、數(shù)據(jù)運(yùn)算、 D/A 轉(zhuǎn)換以及有關(guān)據(jù) 顯示的控制。系統(tǒng)的組成框圖如圖 ，其功能如下： （ 1）、系統(tǒng)按一定速率采集輸入電壓 U1，經(jīng) ADC0809 轉(zhuǎn)換為 8 位數(shù)字量 DATA。 (2)、輸入數(shù)據(jù)與通過預(yù)置按鍵輸入數(shù)據(jù)采集控制器內(nèi)的標(biāo)準(zhǔn)數(shù)據(jù)相減，求得帶極性位的差值177。 U(數(shù)字量 )；差值之絕對值送至 DAC0832 轉(zhuǎn)換為 U，它和特定的極性判別電路共同輸出177。 U。 (3) 數(shù)據(jù)采集和處理均在數(shù)據(jù)采集系統(tǒng)控制器的管理下有序進(jìn)行。工作速率由時(shí)鐘信號(hào) CLK 的速率決定。 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 11 頁 共 38 頁 圖 系統(tǒng)組成框圖 編譯和仿真時(shí) 要選擇合適的芯片，不同的芯片其速度等級是不一樣的。選擇速度等級高的芯片，仿真時(shí)延就小，這樣便于分析時(shí)序波形。否則，將給時(shí)序分析帶來一些不必要的麻煩。編譯結(jié)束時(shí)，要注意認(rèn)真分析芯片資源的利用情況，這其中主要包括芯片管腳和邏輯單元的利用率．如果沒有充分利用資源就要重新選擇芯片，爭取實(shí)現(xiàn)性價(jià)比的最大化。 所以大致流程是 先進(jìn)行 主程序的 輸入 /輸出模塊，數(shù)據(jù)處理及監(jiān)控模塊的設(shè)計(jì) 。 然后 對各程序進(jìn)行修改、編譯、仿真，并對出現(xiàn)問題的程序進(jìn)行程序修改和調(diào)試。 數(shù)據(jù)輸入模塊 數(shù)據(jù)輸入單元設(shè)計(jì) 數(shù)據(jù)輸入單元的設(shè)計(jì)是通過 ADC0809 的常規(guī)應(yīng)用來實(shí)現(xiàn)的，其具體的實(shí)現(xiàn)如圖 所示。其中 ADC0809 的 CLOCK 信號(hào)是由外部輸入的。此信號(hào)的輸入沒有固定的要求，只要足夠高就可以了，通常信號(hào)頻率為 640KHZ、 750KHZ 等。 ADC0809 的 START 信號(hào)也是由外部接入的，但是此信號(hào)的頻率不宜過高，要小于 1KHZ。將 ADC0809 的輸出作為 FPGA的輸入。 ADC0809 是一種比較典型的 8位 8通道逐次逼近式 A/D 轉(zhuǎn)換器 CMOS 工藝，可實(shí)現(xiàn) 8路模擬信號(hào)的分時(shí)采集，片內(nèi)有 8路模擬選通開關(guān)， 以及相應(yīng)的通道地址鎖存用譯碼電 CPLD/FPGA數(shù)據(jù)采集控制器 DAC0832 ADC0809 U1 DOUT U 開關(guān)和控制鍵 F 8. 8 8 CLK ADDA ALE CE START EOC DATA 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 12 頁 共 38 頁 路，其轉(zhuǎn)換時(shí)間為 100μs 左右，采用雙排 28 引腳封裝 。 ADC0809 的工作過程是：首先輸入 3位地址，并使 ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通 8路模擬輸入之一到比較器。 START 上升沿將逐次逼近寄存器復(fù)位。下降沿啟動(dòng) A／ D 轉(zhuǎn)換，之后EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。直到 A／ D 轉(zhuǎn)換完成， EOC 變?yōu)楦唠娖?，指?A／ D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請。當(dāng) OE 輸入高電平 時(shí)，輸出三態(tài) 門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。其引腳說明如下： IN0～ IN7： 8路模擬量輸入通道 ADDA～ ADDC：地址線用于選擇模擬量輸入通道 ALE：地址鎖存允許信號(hào) START：轉(zhuǎn)換啟動(dòng)信 號(hào) D0～ D7：數(shù)據(jù)輸 出 線 OE: 輸出允許信號(hào)，低電平允許轉(zhuǎn)換結(jié)果輸出 CLOCK： 時(shí) 鐘信號(hào)輸入引腳，通常使用 500KHz EOC：轉(zhuǎn)換結(jié)束信號(hào)，為 0代表正在轉(zhuǎn)換， 1代表轉(zhuǎn)換結(jié)束 Vcc：＋ 5V電壓 ADC0809 接線圖 此電路圖主要實(shí)現(xiàn)將八路輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為數(shù)據(jù)處理及監(jiān)控模塊提供輸入信號(hào)。 CLK START OE IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 ADDA ADDB ADDC ALE GND VOC D0 D1 D2 D3 D4 D5 D6 D7 EOC REF+ REF +5V 17 D0 14 D1 15 D2 8 D3 18 D4 19 D5 20 D6 21 D7 7 D25 12 VCC 16 13 A0 25 A1 24 A2 23 ADCALE 22 26 27 28 1 2 3 4 5 R48 10K R47 10K +5V ALE ADCALE ADCOE ADC0809N 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 13 頁 共 38 頁 圖 ADC0809 接線圖 模塊功能實(shí)現(xiàn) 此 系統(tǒng)是用 ADC0809 對模擬信號(hào)進(jìn)行采樣，轉(zhuǎn)換為數(shù)字信號(hào)，由可編程邏輯器件讀入，再送到 DAC0832，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)。用可編程邏輯器件實(shí)現(xiàn)對 ADC0809的控制，由 于采用查詢信號(hào) EOC 的方式，所以可達(dá)到 ADC0809 的最高速度（注： ADC0809和 DAC0832 都不能對負(fù)電壓進(jìn)行操作）。主要包括分頻模塊和 ADC 控制模塊?？傮w框圖如圖 所示：圖中 OE為 輸出允許信號(hào)， 高 電平允許轉(zhuǎn)換結(jié)果 輸出 ； EOC 為 轉(zhuǎn)換結(jié)束信號(hào)，為 0 代表正在轉(zhuǎn)換， 1代表轉(zhuǎn)換結(jié)束 ； DIN[7..0]為八路模擬量輸入通道； DOUT[7..0]為轉(zhuǎn)換后的八路數(shù)字信號(hào)輸出通道。 圖 總體框圖 數(shù)據(jù)采集系統(tǒng)各模塊分析 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的設(shè)計(jì) ADC0809 模數(shù)轉(zhuǎn)換的控制 : ADC0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開關(guān)，可控制 8 個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。 ADC0809 的分辨率為 8 位，轉(zhuǎn)換時(shí)間約 100 μ s，含鎖存控制的8 路多路開關(guān)，輸出由三態(tài)緩沖器控制，單 5 V 電源供電。圖 ADC0809 的管腳及主要控制信號(hào)時(shí)序圖。 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 14 頁 共 38 頁 圖 ADC0809 的管腳及主要控制信號(hào)的時(shí)序圖 對于 ADC0809 模數(shù) 轉(zhuǎn)換的控制程序段的 VHDL 設(shè)計(jì)，根據(jù) ADC0809 的 A/D 轉(zhuǎn)換控制要求，我們可用一個(gè)狀態(tài)機(jī)來實(shí)現(xiàn)，其狀態(tài)轉(zhuǎn)換如圖 所示。 圖 ADC0809 工作時(shí)的狀態(tài)轉(zhuǎn)換圖 轉(zhuǎn)換后數(shù)據(jù)的 BCD 碼轉(zhuǎn)換處理 : 表 是在 ADC0809 的基準(zhǔn)電壓 (Vref)為 V 時(shí)，模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系其中最小電壓準(zhǔn)位是 5/28=5/256= V。 這樣，當(dāng)由 ADC0809 的 D[7..0]收到的數(shù)據(jù)信號(hào)是 10000110(即 86H)時(shí)，則對照表 時(shí)，高 4位 1000是 V，而低 4 位 0110 是 V，所以最后的電壓輸出結(jié)果是 V+ V= V。 表 ADC0809 模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系 進(jìn) 制 參考電壓（ Vref）為 5V 16 2 高 4 位電壓 低 4位電壓 0 0000 2NI 1NI 0NI ADDA BDDA CDDA ELA 0D 1D 2D 3D 7D FER 5D 3NI 4NI 5NI 6NI 7NI TRAST COE 4D EO KLC CCV +FER 6D DNG ADC0809 ST0 ST1 ST2 ST3 ST6 ST5 ST4 ALE=’0’START=’0LOCK=’0’ CEN=’0’ ALE=’1’START=’0’ OE=’0’ LOCK=’0’ CEN=’0’ ALE=’0’START=’0’ OE=’0’LOCK=’1’ CEN=’0’ EOC=’0’ EOC=’1’ ALE=’0’START=’0’ OE=’1’LOCK=’0’ CEN=’1’ ALE=’0’START=’1’OE=’0’LOCK=’0’ CEN=’0’ CEN=’0’ ALE=’0’START=’0’ OE=’0’LOCK=’0’ CEN=’0’ ALE=’0’START=’0’OE=’0’LOCK=’0’ CEN=’0’ 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 15 頁 共 38 頁 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 圖 BCD 加法示意圖 為了方便后續(xù)的 電壓數(shù)據(jù)顯示，我們應(yīng)將輸出電壓表示成 12 位的 BCD 碼形式。如上述的 V 是 0010 0101 0110， V 是 0000 0001 0010，所以相加的結(jié)果 V是 0010 0110 1000，因此必須設(shè)計(jì)一個(gè) 12位的 BCD 碼加法程序。 圖 += 的二進(jìn)制的 BCD 加法示意圖。從圖中可以看出，二進(jìn)制BCD 碼相加時(shí)，由最低位 4位加起，且每 4位相加的結(jié)果超過 10 時(shí)需作進(jìn)位操作。 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的 VHDL 源程序 : 圖 A/D 轉(zhuǎn)換控制模塊符號(hào) 編輯文件 進(jìn)位 1 0010 0101 0110 + 0000 0001 1000 0010 0111 0100 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 16 頁 共 38 頁 LIBRARY IEEE。 USE 。 USE 。 ENTITY ADZHKZ IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 0809 的 8 位轉(zhuǎn)換數(shù)據(jù)輸出 RST: IN STD_LOGIC。 復(fù)位信號(hào) CLK: IN STD_LOGIC。 轉(zhuǎn)換工作時(shí)鐘信號(hào) EOC: IN STD_LOGIC。 0809 的轉(zhuǎn)換結(jié)束控制信號(hào) ALE: OUT STD_LOGIC。 0809 的通道選擇地址鎖存信號(hào) START: OUT STD_LOGIC。 0809 的轉(zhuǎn)換啟動(dòng)控制信號(hào) OE: OUT STD_LOGIC。 0809 的輸出使能控制信號(hào) ADDA: OUT STD_LOGIC。 0809 的通道選擇控制信號(hào) BCDOUT: OUT STD_LOGIC_VECTOR(11 DOWNTO 0)。 來自 0809 的數(shù)據(jù)經(jīng) BCD 轉(zhuǎn)換后的輸出 )。 END ENTITY ADZHKZ。 ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0， ST1， ST2， ST3， ST4， ST5， ST6)。 SIGNAL CURRENT_STATE， NEXT_STATE: STATES。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL LOCK0， LOCK1: STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)